由于高分辨率模式所需的像素时钟往往都大于100 MHz，不能由开发板自带的晶振分频产生，所以在设计中采用了Quartus中Tool->MegaWizard Plug-In Manager产生 IP核中的ALTPLL模块，实现数字锁相环PLL，将50 MHz的原始时钟信号转变为稳定的高频像素时钟。
3.3 VGA行场同步信号发生
下面是本设计中VGA同步信号产生的VerilogHDL描述：
reg [11：0] h_cnt， v_cnt;
always @(posedge clk_pix or negedge rst_n)
if(!rst_n)
h_cnt <= 0;
else if(h_cnt == H_TOTAL)
//scanning of one line finished
h_cnt <= 0;
else
h_cnt <= h_cnt + 1'b1;
always @(posedge clk_pix or negedge rst_n)
if(!rst_n)
v_cnt <= 0;
else if(h_cnt == H_TOTAL)
if(v_cnt == V_TOTAL)
//scanning of one frame finished
v_cnt <= 0;
else
v_cnt <= v_cnt + 1'b1;
assign VGA_VS=(v_cnt>=0 && v_cnt
assign VGA_HS=(h_cnt>=0 && h_cnt
3.4 检测样图信号的产生
由于检测图样多为有规律的色块，在图样产生过程中可以充分利用位运算来提高信号产生的速度，减少对存储单元的依赖。
3.5 仿真结果
本设计采用ModelSim专业仿真软件进行仿真。对于PLL模块，由于SE版本的ModelSim不支持Quartus II内置IP核，可以在Quartus II内独立仿真;对于其他模块，建立testbench.v测试文件，在ModelSim中新建项目进行编译、仿真。
仿真图中，clk是晶振产生的50 MHz时钟;rst_n是低电平有效清零输入;VGA_HS、VGA_VS分别为行同步、场同步信号;ready_sig为有效显示区指示信号;frame_sig为帧脉冲，每帧结束时产生一个高脉冲;x_addr、y_addr为当前扫描像素的坐标。
4 实际测试效果
由于VGA有着较为广泛的使用，所以本设计的图样输出接口设计成VGA模拟信号的输出。若要进一步改进本文高分辨率LCD屏检测仪的设计，可以考虑增加HDMI和YPbPr多端子的输出，并进一步扩大检测分辨率范围，从而保证检测仪能适应更多LCD屏的检测。