74hc165简介
74HC165是8位并行读取或串行输入移位寄存器，可在末级得到互补的串行输出（Q7和！Q7），当异步并行读取引脚（！PL）输入为低时，从D0到D7口输入的并行数据将被读取进寄存器内。而当异步并行读取引脚为高时，数据将在每个时钟脉冲的上升沿从引脚串行进入寄存器并将现有数据右移一位（以此类推）。利用这种特性，只要把Q7输出绑定到下一级的输入，即可实现移位寄存器位数的扩展。74HC165的时钟输入是一个“门控与”结构，CP（时钟脉冲）和CE（时钟允许）共同产生有效时钟输入。只有在CE（时钟允许）为低时，CP（时钟脉冲）才有效。
74hc165特性
8位同步并行输入
异步串行输出
兼容JEDEC标准no.7A
ESD保护
74HC165逻辑图
74hc165基本参数
电压：2.0～6.0V
驱动电流：+/-5.2mA
传输延迟：16ns@5V
最高频率：56MHz@5V
逻辑电平：CMOS
工作温度：-40～+85℃
封装：SO16，SSOP16，DIP16，TSSOP16
74HC165真值表
74HC165时序图
74hc165工作原理
74HC165是八位并行输入/串行输出移位寄存器，两片74HC165串联在一起，在时钟脉冲的作用下，从KB-DAT读入串行数据，可完成对16位键盘数据扫描读取。 74HC165是一款高速CMOS器件，74HC165遵循JEDEC标准no.7A。74HC165引脚兼容低功耗肖特基TTL（LSTTL）系列。
74HC165是8位并行输入串行输出移位寄存器，可在末级得到互斥的串行输出（Q0和Q7），当并行读取（PL）输入为低时，从D0到D7口输入的并行数据将被异步地读取进寄存器内。而当PL为高时，数据将从DS输入端串行进入寄存器，在每个时钟脉冲的上升沿向右移动一位（Q0→Q1→Q2，等等）。利用这种特性，只要把Q7输出绑定到下一级的DS输入，即可实现并转串扩展。
74HC165的时钟输入是一个“门控或”结构，允许其中一个输入端作为低有效时钟使能（CE）输入。CP和CE的引脚分配是独立的并且在必要时，为了布线的方便可以互换。只有在CP为高时，才允许CE由低转高。在PL上升沿来临之前，CP或者CE应当置高，以防止数据在PL的活动状态发生位移。
74hc165引脚图及功能
引脚功能表：
光看管脚说明是不能了解芯片是怎样使用的。下面分析一下74HC165是如何使用的。
①当输入端（SH/LD）为低：
从D0到D7口输入的并行数据将被异步地读取进寄存器内，然后通过DS输出。
②当输入端（SH/LD）为高：
数据将从DS（10引脚）输入端串行进入寄存器，在每个时钟脉冲的上升沿向右移动一位。利用这种特性，只要把Q7输出绑定到下一级的DS输入，即可实现并转串扩展。（在我们的开发板，DS端是悬空的），通过时钟管脚，上升沿有效，在每个时钟脉冲的上升沿向右移动一位（D0→D1→D2→D3→…→D7）一位一位将数据往外读出和移出。
74HC165推荐工作条件
74HC165静态特性
74HC165动态特性
fmax 最大时钟频率。tPLH输出由低电平到高电平传输延迟时间 tPHL输出由高电平到低电平传输延迟时间
74hc165应用电路
74hc165典型应用电路图
74HC165扩展的4位BCD码码盘电路
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