74HC165是一款高速CMOS器件，74HC165遵循JEDEC标准no.7A。74HC165引脚兼容低功耗肖特基TTL（LSTTL）系列。
74HC165是8位并行读取或串行输入移位寄存器，可在末级得到互斥的串行输出（Q7和Q7），当并行读取（PL）输入为低时，从D0到D7口输入的并行数据将被异步地读取进寄存器内。而当PL为高时，数据将从DS输入端串行进入寄存器，在每个时钟脉冲的上升沿向右移动一位（Q0→Q1→Q2，等等）。利用这种特性，只要把Q7输出绑定到下一级的DS输入，即可实现并转串扩展。
74HC165的时钟输入是一个“门控或”结构，允许其中一个输入端作为低有效时钟使能（CE）输入。CP和CE的引脚分配是独立的并且在必要时，为了布线的方便可以互换。只有在CP为高时，才允许CE由低转高。在PL上升沿来临之前，不论是CP还是CE，都应当置高，以防止数据在PL的活动状态发生位移。
74HC165级联，如下图
SH/LD为低，并口数据存入8个位寄存器中。8个位寄存器分别为Q0、Q1、Q2、Q3、Q4、Q5、Q6、Q7。此时Q7里已经有值，可以直接读取了所以，逻辑可以是这样
读取Q7的数据，然后IN_CLK_LOW;IN_CLK_HIGH;制造一次上升沿，执行移位操作，使Q6的值移位到Q7中。SH/LD为高，允许移位。一个时钟脉冲，QH向外输出一位数据，同时，从SER采集一位数据补充8位寄存器。
如上级联情况，右边74HC165的SER悬空，采集数据为0.
左边74HC165，一个脉冲，QH输出一位数据，同时，从SER采集一位数据补充低位。相当于如下：开始前
H1-G1-F1-E1-D1-C1-B1-A1H2-G2-F2-E2-D2-C2-B2-A2开始传输
1，1G-1F-1E-1D-1C-1B-1A-2H2G-2F-2E-2D-2C-2B-2A-0
2，1F-1E-1D-1C-1B-1A-2H-2G2F-2E-2D-2C-2B-2A-0-0
3，1E-1D-1C-1B-1A-2H-2G-2F2E-2D-2C-2B-2A-0-0-0
。。。
14，B2-A2-0-0-0-0-0-00-0-0-0-0-0-0-0
15，A2-0-0-0-0-0-0-00-0-0-0-0-0-0-0
16，0-0-0-0-0-0-0-00-0-0-0-0-0-0-0
这样，就把2个级联的74HC165的并口数据，全部以串口形式传输给了MCU。
非常好我支持^.^
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不好我反对
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( 发表人：姚远香 )
