SL3000系统架构介绍 - 适用于2G/3G/4G的无线终端基带芯片

　　4. SL3000系统架构介绍

　　SL3000芯片是简约纳基于对2G/3G/4G终端基带系统的理解，设计实现完成的一颗多模芯片。不同于定制电路（ASIC）的设计思路，SL3000的物理层采用分布式的多个向量处理器的架构，适用于2G/3G/4G多个不同的物理层算法运行；另外一个子系统也是由多个可编程的内核构成，以便于高层多模协议栈软件运行。这两个子系统独立运行在不同的时钟域，根据系统负载可以采用各自最合适的工作频率。

　　4.1 SL3000的系统框图

　

　　图5：SL3000的系统架构

　　4.2 SL3000子系统功能简介

　　如图5所示，SL3000内部分为两个大的子系统：L23子系统和PHY子系统。L23子系统由两个SL-Core构成，每个SL-Core子系统中有独自的Cache和RAM，以及DMA控制器和加解密模块。两个SL-Core之间有1Mbytes的共享内存。L23子系统还包含100M的GMAC控制器，USB2.0控制器，DDR 控制器等外设接口，为高速的数据通路提供接口。内核子系统与外设之间通过专有的网络互联互通。

　

　　图6：不同信号处理要求不同的矢量处理器结构

　　PHY子系统由6个VE（Vector Engine）构成。如图6所示，由于在不同的信号处理阶段，信号本身具有不同的特征，需要矢量处理器也具有不同的特征。

　　其中三个VE是并行处理16位位宽的数据处理器，适用于通信链路中的I/Q数据处理的算法（例如均衡，匹配滤波，MIMO检测，FFT等等）；一个VE是并行处理8位位宽的数据处理器，适用于通信链路中的软符号的处理（例如QAM解映射，HARQ软合并等算法）；一个VE是并行处理1位位宽的数据处理器，适用于比特编解码算法（例如CRC计算，加解扰等）；一个是Turbo解码器，适用于3G/4G中的Turbo码的处理。按照链路处理的需求，比特处理的 VE也承担整个物理层调度的功能，它可以通过特定接口访问其他几个VE的内存空间，方便进行整个流程与时序的控制调度。其他几个VE两两之间有特定的通路进行通信互联，以便于数据在多个VE之间按照流水线处理的环节自然流畅地传输。

　　RFIF接口模块可以适应采样率从1MHz到 40MHz的范围，有两个接收通路和一个发射通路，可灵活处理有无MIMO的射频前端接口。同时RFIF模块内有可编程的基准时钟模块，可以通过改变外部输入PLL的基准时钟和时钟倍频参数，提供不同的2G或3G或4G的系统时钟。RFIF模块中有专门的DMA引擎，可以自动完成对外接口与内部存储器之间的数据传输。这里的内部存储器包括了其中两个VE的内存空间和VE之间共享的一块专门的数据存储空间。这个专门的数据通路的设计，为基带数据的输入和输出提供了足够的带宽资源。

　　L23子系统与PHY子系统之间也通过专有的网络互联。且有一块特定的共享内存挂在这个网络上，L23 子系统的内核与DMA、PHY子系统的VE和DMA也都可以对此共享内存进行访问。这个特定的网络通路和共享内存区域为L23子系统与PHY子系统之间进行大量数据传输提供了足够的带宽资源。

　

　　图7：基于SL3000构建多模终端参考方案

　　图7表达了基于SL3000的架构，可构成多模终端的方案。RFIF接口可连接一颗多频段多带宽可配置的射频芯片。语音可以走I2S接口与外部的语音处理芯片构成的通路，数据既可以走USB 接口也可以走GMAC接口。L23子系统有足够的能力运行多模的协议栈，PHY 子系统也有足够的能力运行多模的物理层软件。除了在上行和下行链路的局部直连总线外，没有复杂的多核互连网络。这样搭建的是一个简洁的，低成本低功耗的多模终端方案。

　　5. 多模运行性能报告

　　这里给出TD-SCDMA和TD-LTE两个系统在SL3000上运行的性能统计报告作为参考。由于整个链路处理的多个模块分布在不同的VE 上，在此对具体模块的分布方案不做详细的介绍，只给出整个链路运算的实际测试得到的性能数据本身。

　　5.1 TD-LTE的性能数据

　　5.1.1 物理层链路处理的效率

　　以上行峰值速率50Mbps，下行峰值速率100Mbps的处理为例，具体测试用例的参数如表2所示：

　　

　　表2：测试用例参数

　　主频330MHz时，各个算法模块的每子帧数据处理所需的平均时间如表3所示：

　　

　　表3：算法效率实测数据

　　TD- LTE整个上行1ms子帧的数据处理，需要92892cycles，即3024us@330MHz，整个下行链路处理花费1878110cycles，即 3031us@330MHz。由于所有的算法是分布在多个VE 上实现的，几个算法是可以并行处理的，整体1ms处理时延上行是2.083ms@330MHz，下行只有1.52ms@330MHz。在上下行配置为 SA17条件下，每5ms有两个上行子帧，三个下行子帧，上行吞吐量达到17.5Mbps，

　　下行吞吐量达到60Mbps，达到TD-LTE Cat3的上行峰值速率要求。

　　5.2 TD-SCDMA 的性能数据

　　对于TD-SCDMA系统的物理层，以上下行吞吐量分别为384kbps的处理为例，对其性能进行测试。具体测试用例的参数如表4所示：

　　表4：测试用例参数

　　主频245MHz时，各个算法模块的每子帧数据处理所需的平均时间如表5所示：

　　

　　表5：算法效率实测数据

　　TD- SCDMA整个10ms帧的时间内，在上下行分别达到384kbps流量的条件下，整个上行链路处理花费207053cycles，即 864μs@245MHz，整个下行链路处理花费460376cycles，即1236us@245MHz。由于其中不同部分的算法分布在不同的VE上，实际上各个部分是可以并行运行的，真正一帧数据的时延上行小于864μs，下行小于1236μs的，用1/5的运算量就完全满足实时性要求。

　　5.3 功耗与面积

　　目前的MPW样片采用65nm工艺，未使用功耗控制。在主频245MHz下，所有的内核与外设都全速运行，整颗芯片在峰值功耗在1.09W左右。 SL3000在65nm工艺流片，成品芯片的面积是79mm2。根据经验，如采用40nm或以下的工艺和低功耗设计，物理层设计进一步优化，无论是功耗还是面积都会有较大的优化空间。预计面积在30mm2，功耗预计0.5W。

　　6. 小结

　　本文基于对 2G/3G/4G的需求分析，介绍了一颗终端基带芯片SL3000的架构，以及基于SL3000 构建的多模终端参考方案，并提供了在此芯片上实现的多模系统的运行性能。从各项测试数据和验证结果来看，SL3000是一颗具有多模功能，且满足 2G/3G/4G性能需求的基带平台，能够比较灵活地通过软件编程而实现多种无线通信系统包括一些自定义的系统的终端。经过进一步的优化设计，其功耗和面积可以和同类多模ASIC芯片相当，但SL3000具有更大的编程灵活性，以适应其它信号处理、如雷达、测试仪表的需求。