使用抖动FPGA设备 - PowerXR EMI降低技术利用扩频时钟抖动

　　使用抖动FPGA设备

　　有关实施扩频时钟发生器的详细信息可从FPGA厂商处获得。 如果系统现有用的FPGA资源，与前面讨论的专用IC方法相比，在FPGA中实施扩频时钟发生器可以节省成本和空间。

　　以用FPGA实施的常用扩频时钟发生器框图为例（图3）。 大多数FPGA厂商提供扩频模块或基原，可以用来从参考时钟源产生时钟抖动信号。

　　图3： FPGA扩频时钟发生器框图。

　　参考时钟通常来自分频器或倍频模块，并且频率与所需的系统时钟频率相同。 微调模块由调谐/抖动命令模块控制，并使用可配置的频率阶跃和其间可配置的时间间隔，向上和向下调节PLL输出频率（CLKOUT）。 PLL内核模块配置详情可以从FPGA厂商处获得，但如图所示，内部反馈回路通常为断开状态，微调模块则被放置在外部反馈环路中。

　　连接驱动器

　　PowerXR设备使用一个可编程的系统时钟频率和一个可编程的分频器来产生PWM控制器的开关频率，fsw。如果对这些设备进行配置，从外部同步时钟源操作，时钟源的频率必须在内部系统时钟频率的±5％范围之内。

　　数据表中提供了一个表格，有助于确定下分频的系数n。例如，对于在300 kHz的操作，系统时钟频率可能是28.8 MHz， n值为96。在此情况下，d的频谱衰减 = ±1.1%（即2.2%），fDITHER = 56 kHz为：

　　频谱衰减 = 10*log［（fsw*d）/（fDITHER/n）］ = 10*log［（300 kHz）*（0.022）/（56 kHz/96） = 10.5 dB。

　　因此，除了所有谐波外，基频的振幅将衰减约10.5 dB。

　　测试配置

　　在用于收集非抖动和抖动时钟源的排放数据的测试设置中，PowerXR设备同步至时钟发生器提供的外部时钟源（图4）。 电路中的LX节点是用于收集非抖动和抖动排放数据的测量点，因为它包含了最高的电压峰值和所有相关的辐射频谱分量。

　　图4： 测试设置。

　　虽然在LX节点收集的数据不是实际的辐射排放数据，因为它不包括每个频谱分量的辐射效率，但可将它用于比较非抖动和抖动时钟数据之间的相对水平。

　　XRP7714 PowerXR设备是一个4通道数字PWM降压控制器，但仅启用通道1并用于收集排放数据。 外部同步时钟源连接到其中一个通用I/O （GPIO）端口。

　　PowerXR设备使用PowerArchitect开发软件在I2C端口上配置。该软件可从Exar网站下载。 如先前所讨论的，该设备针对基于28.8 MHz系统时钟频率的300 kHz PWM开关频率进行配置。

　　测量的数据

　　基线排放数据的收集采用了零扩展、外加上述±1.1％中心扩展的28-MHz ModOUT时钟源收。 28.63636-MHz ±1.1%抖动时钟源的抖动频率范围是：

　　fmax = （28.63636 MHz）（1.011）/n = （28.63636 MHz）（1.011）/96 = 301.6 kHz

　　fnom = 28.63636 MHz/n = 28.63636 MHz/96 = 298.3 kHz

　　fmin = （28.63636 MHz）（1 – 0.011）/n = （28.63636 MHz）（1 – 0.011）/96 = 295.0 kHz

　　该数据表示+1.07%/–1.01% （2.08%）的频率扩展，这与±1.1％（2.2％）的预期扩展非常接近。 与预期的一样，基准频率在fnom = 295.3 kHz时进行测量。 每个波形的占空比是50％左右，和VOUT1/VIN = 5 V/10 V = 0.5电压转换比所预示的一样。

　　非抖动和抖动频谱的频域图像表明所有抖动频谱分量振幅低于相应的非抖动组件，而且它们的宽度也稍大。 这在叠加波形时更明显（图5）。 频率介于6.50和9.00 MHz之间。 示波器的噪底性能的限制，妨碍了在更高频率下的精确测量，但这些情况可作为在更高频率下预期行为的很好的例证。

　　图5： （a） 非抖动频谱。 （b） 抖动频谱。 （c） 两个频谱的重叠。

　　示波器中内置的快速傅立叶变换（FFT）功能有局限性，因此导致频谱分量的振幅、宽度和整体形状有些失真，但它仍然可用于说明频率抖动技术的优点。

　　较大主频谱分量之间的低振幅频谱分量是由于占空比恰好不是50％。 当一个时域的脉冲串有一个恰好为50％的占空比，所得到的高次频谱分量是基频的奇数倍，而对于非50％的占空比，所得到的频谱分量是基频的整数倍。