由开关电源驱动的高速ADC设计

　　系统设计人员正面临越来越多的挑战，他们必须在不降低系统元件（如高速资料转换器）性能的情况下让设计最大程度地实现节能。设计人员们可能转而採用许多以电池供电的应用（如某种手持终端、软体无线设备或可携式超音波扫描器），也可能缩小产品的外形尺寸，因而必须寻求减少发热的诸多方法。

　　极大降低系统功耗的一种方法是对高速资料转换器的电源进行最佳化。资料转换器设计和製程技术的一些最新进展，让许多新型ADC可直接由开关电源来驱动，因而达到最大化功效的目的。

　　系统设计人员们习惯在交换式稳压器和ADC之间使用一些低杂讯、低压降稳压器（LDO），以清除输出杂讯和开关频率突波（请参见图1）。但是，这种乾净的电源设计代价是高功耗，因为LDO要求压降余量来维持正常的执行。最低压降一般为200到500mV，但在一些系统中则可高达1到2V（例如，ADC的3.3V电压轨产生自一个使用LDO的5V开关电源时）。

　　图1：从传统电源转到最大功效电源。

　　就一个要求3.3V电压轨的资料转换器而言，300mV的LDO压降增加约10%的ADC功耗。这种效应在资料转换器中更加显着，因为它具有更小的製程节点和更低的电源电压。例如，1.8V时，相同300mV压降增加约17%（300mV/1.8V）的ADC功耗。因此，将该链路的低杂讯LDO去除可产生巨大的节能效果。去除LDO还可以降低设计板级空间、热量以及成本。

　　本文阐述包括超高性能16位元ADC在内的一些TI高速ADC可在ADC性能无明显降低的条件下直接透过交换式稳压器驱动。为了阐述的方便，我们对两款不同的资料转换器（一款使用高性能BiCOM技术（ADS5483），另一款使用低功耗CMOS技术（ADS6148），以进行开关电源杂讯的感应性研究。本文的其他部份对所得结果分别进行介绍。

　　採用BiCOM技术的ADC

　　这种製程技术实现宽输入频率範围下的高讯号杂讯比（SNR）和高无突波动态範围（SFDR）。BiCOM转换器一般还具有许多晶片去耦电容器和非常不错的电源抑制比（PSRR）。我们对ADS5483评估板（ADS5483EVM）进行了电源研究，其具有一个使用TPS5420交换式稳压器（Sw_Reg）的板上电源；一个低杂讯LDO（TPS79501）；以及一个外部实验室电源使用选项。我们使用图2所示不同结构实施了5次实验，旨在确定ADS5483透过一个交换式稳压器直接执行时出现的性能降低情况。由于ADS5483类比5V电源到目前为止表现出对电源杂讯的最大感应性，因此该研究忽略了3.3V电源的杂讯。ADS5483产品说明书中列出的PSRR支援这种情况：两个3.3V电源的PSRR至少高出5V类比电源20dB。

　　图 2：使用ADS5483EVM的5次实验电源结构。

　　5次实验的结构变化配置如下：

　　实验 1：

　　一个5V实验室电源直接连接到5-V类比输入，同时绕过交换式稳压器（TPS5420）和低杂讯LDO（TPS79501）。使用一个板上LDO（TPS79633）产生ADS5483低感应度3.3V类比及数位电源的3.3V电压轨。

　　实验2

　　将一个10V实验室电源连接到TPS5420降压稳压器，其使用一个5.3V输出。这样可为TPS79501提供一个300mV 压降，因而产生一个5V电压轨。

　　实验3

　　使用TPS5420，从10V实验室电源产生一个5V电压轨。本实验中，我们绕过了TPS79501低杂讯LDO。图3a显示，如‘实验2’连接的LDO较好地减少了交换式稳压器的5.3V输出峰值电压。但是，图3b显示5VVDDA电压轨铁氧体磁珠之后输出没有巨大的差异。

　　图3：实验2（使用LDO）和实验3（无LDO）的示波器截图对比。

　　实验 4

　　本实验配置方法与‘实验3’相同，但去除了TPS5420输出的RC缓衝器电路，其会引起高振铃和大开关频率突波。

　　我们可在图4中清楚的观察到RC缓衝器电路的影响。去除LDO并没有在铁氧体磁珠之后表现出明显的差异，而去除RC缓衝器电路则会导致更大的清洁5VVDDA 电压轨电压峰值进入ADC。我们将在稍后详细研究RC缓衝器电路的影响。

　　图4：5VVDDA电压轨的电源杂讯。

　　实验 5

　　将一个8Ω功率电阻连接到5V电源，类比如现场可程式设计闸阵列（FPGA）等额外负载。TPS5420必须提供更高的输出电流，并更努力地驱动其内部开关，因而产生更大的输出突波。通过重复进行‘实验2’、‘实验3’和‘实验4’可以测试这种配置。