FPGA/ASIC技术

电子发烧友本栏目为FPGA/ASIC技术专栏，内容有fpga培圳资料、FPGA开发板、FPGA CPLD知识以及FPGA/ASIC技术的其它应用等；是您学习FPGA/ASIC技术的好栏目。

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高云半导体精彩亮相ICCAD 2024，共谋FPGA产业新篇章

12月11-12日，中国半导体行业备受瞩目的年度盛会——“上海集成电路2024年度产业发展论坛暨中国集成电路设计业展览会（ICCAD-Expo 2024）”，在上海世博展览馆成功举办。高云半导体受邀出席...

2024-12-16 标签：FPGA 集成电路高云半导体 41

安路科技亮相ICCAD-Expo 2024 展示安路科技在FPGA领域创新产品技术

12月11-12日，“上海集成电路2024年度产业发展论坛暨第三十届集成电路设计业展览会”（ICCAD-Expo 2024）在上海世博展览馆隆重举行，安路科技精彩亮相本次展会，向业内展示安路科技在FPGA领域创...

2024-12-16 标签：FPGA 安路科技 112

FPGA厂商安路科技荣获“2025 IC风云榜年度国际市场先锋奖”

12月14日，由中国半导体投资联盟、爱集微网共同举办的“2025半导体投资年会暨IC风云榜颁奖典礼”在上海中心隆重举行，安路科技荣膺“年度国际市场先锋奖”。作为一家专注于FPGA领域的民营...

2024-12-16 标签：FPGA IC 安路科技 122

芯华章发布FPGA验证系统新品HuaProP3

近日，国内EDA(电子设计自动化)领域的佼佼者芯华章公司，正式对外宣布其最新研发的FPGA验证系统——HuaProP3已正式面世。这款产品的推出，标志着芯华章在FPGA验证技术上的又一次重大突破，也...

2024-12-13 标签：FPGA 自动化 EDA技术芯华章 239

基于Altera Agilex™ 7 400G Ethernet IP 与FPC202芯片控制使用手册

本文主要基于 Altera Agilex 7 I 系列的开发板，做基于 400G 以太网的 IP 的板级评估，熟悉 Agilex 7 器件与 IP 功能，实际测评 400G 的以太网 IP 性能指标。开发套件概述 Altera Agilex I 系列 FPGA 开发套件...

2024-12-12 标签：FPGA 以太网 Altera PCI Agilex 234

国产EDA公司芯华章科技推出新一代高性能FPGA原型验证系统

新品发布 XEPIC 不断发展的SoC和Chiplet芯片创新，特别是基于RISC-V等多种异构处理器架构的定制化高性能应用芯片，对硬件验证平台的性能、容量、高速接口、调试能力都提出了更高要求，因此作...

2024-12-10 标签：FPGA eda RISC-V 芯华章 chiplet 81

programmer烧写用户数据到flash-v1

今天有客户提出怎样把用户数据写入到flash的操作，本来以为写的programmer都不支持了，但是经过多次验证发现还是可以的，可能之前的验证哪里有点问题吧。一、通过SPI Active或者SPI Active usin...

2024-11-28 标签：FPGA FlaSh programmer 753

浅析FPGA的重要用途

FPGA 允许在单个芯片中实现大量数字逻辑，其运行速度相对较高，并且只需很少或不需要在 CPU 内核上运行的传统顺序程序即可完成其工作。...

2024-11-05 标签：处理器 FPGA 芯片内核 cpu 1176

易灵思钛金系列加密方案-V1

硬件设计要求在之前的版本中，加密是通过VCC_AUX来供电的。在新的版本中已经通过单独的VQPS管脚来供电来实现。对于Ti35/Ti60F225，VQPS供电管脚是G6，对于 Ti35/Ti60F100S3F2，VQPS供电管脚是 A5，这...

2024-10-30 标签：FPGA 加密方案易灵思 782

FPGA无芯片怎么进行HDMI信号输入

FPGA 在无外部PHY芯片情况下输出HDMI，目前是比较成熟的方案（外部电路需要转换成TMDS电平）。在无PHY芯片情况下怎么进行HDMI信号输入呢？...

2024-10-24 标签：FPGA HDMI Xilinx HDMI信号 1274

易灵思Efinity入门使用-v8

Step1:点击设置 Step2:在Top level project path中输入路径 Step3:点击File -> Open Project，路径会指向step2中设置的路径...

2024-10-23 标签：FPGA 易灵思 866

Efinity FIFO IP仿真问题 -v1

Efinity目前不支持联合仿真，只能通过调用源文件仿真。我们生成一个fifo IP命名为fifo_sim 在Deliverables中保留Testbench的选项。在IP的生成目录下会有以下几个文件我们来看下modelsim.do文件，里面...

2024-10-21 标签：IP 仿真 fifo 958

FPGA软件Efinity入门使用-v7

一、软件预设置二、新建工程三、添加源文件四、添加管脚约束五、添加GPIO 六、 PLL设置七、IPM添加IP 八、添加debug 九、下载十、仿真十一、查看软件版本一、软件预设置。选项...

2024-10-21 标签：FPGA 797

逻辑布线锁定用FPGA实现TDC时的逻辑锁定和布线锁定

在激光雷达中，使用FPGA实现TDC时需要手动约束进位链的位置。这里简单记录下。 Efinity从2022.1开始支持逻辑锁定，从2022.2开始支持逻辑和布线锁定。当然锁定布线时也要锁定相应的逻辑因...

2024-10-15 标签：FPGA 布线 TDC 易灵思 1700

易灵思下载器驱动安装-v2

该下载器把SPI与JTAG管脚进行了分开处理。鉴于JTAG使用较多，SPI使用较少，所以把JTAG放在插座上侧。...

2024-10-16 标签：FPGA 易灵思 1050

莱迪思分析不断变化的网络安全形势下FPGA何去何从

莱迪思安全专家与Secure-IC的合作伙伴一起讨论了不断变化的网络安全环境以及现场可编程门阵列（FPGA）技术在构建网络弹性中的作用。...

2024-08-30 标签：FPGA 莱迪思网络安全 Lattice 824

数字芯片设计验证经验分享（第三部分）：将ASIC IP核移植到FPGA上——如何确保

本篇文章是SmartDV数字芯片设计经验分享系列文章的第三篇，将继续分享第五、第六主题，包括确保在FPGA上实现所需的性能和时钟两个方面的考量因素。...

2024-08-26 标签：FPGA asic 时序 IP核数字芯片 1819

德思特分享突破FPGA限制：德思特TS-M4i系列数字化仪利用GPU加速实现高效块平均

本白皮书将展示如何使用德思特TS-M4i系列数字化仪的高速PCIe流模式来在软件中实现块平均处理，从而突破FPGA的限制。我们用了TS-M4i.2230（1通道，5 GS/s，8位垂直分辨率，1.5 GHz带宽）作为例子，...

2024-08-20 标签：FPGA gpu PCIe 数字化仪 1261

瑞苏盈科打造基于工业标准SOM的人工智能

FPGA技术能够以低功耗和低延迟实现复杂的神经网络，同时还能连接大量外设并提供对工业应用非常重要的高稳定性，因此正在成为嵌入式人工智能应用领域的主要参与者。客户挑战在这种情况...

2024-08-10 标签：FPGA 控制器人工智能瑞苏盈科 864

LVDS的GCLK接收方案

在易灵思的器件上接收LVDS一般采用PLL接收，通过PLL产生两个时钟，一个是fast_clk，一个是slow_clk,分别用于处理串行数据和并行数据。但是如果LVDS的速率比较低时，另外想通过去掉PLL来节省功...

2024-08-12 标签：lvds 易灵思 1375

programmer下载常见问题总结-v4

连接下载器之后什么也读不出来？一般为驱动没有安装，在device manger里面查看是否有libusbK...

2024-08-06 标签：FPGA programmer 1963

P4 Suite for FPGA面市 P4 Suite for FPGA主要功能解析

基本简介 P4 Suite for FPGA是一款综合性工具套件，可在数字网络的不同领域提供广泛功能，该套件能够以高达200 Gbps甚至更高的数据传输速率支持FPGA。这一发展为虚拟蜂窝基站路由器...

2024-07-25 标签：FPGA 956

Efinity编译生成文件使用指导-v1

接上篇：（6）查看Unassigned Core Pins。在placement下面的palce.rpt文件中搜索 Unassigned C ore Pins就可以看到。它说明这些管脚没有用于内部连接。大家可以点击这个链接查看上文 Efinity编译生成文件使...

2024-08-13 标签：编译 733

Efinity编译生成文件使用指导

（1）查看综合后的原语在outflow .map是网表对FPGA资源的映射。比如gbuf,dspt等原语的是怎样适配的，可以从这里找到。下面是一个乘加在原语上的映射情况。 module top(a, b,c, clk, o); input signed [1...

2024-08-13 标签：FPGA 编译 1203

Efinity debuger常见问题总结-v2

Efinity在Debug时会出现UUID mismatch错误。很多刚开始使用的人经常遇到。下面我们做一个总结。欢迎遇到案例时共同分享。...

2024-07-11 标签：FPGA DEBUG 2141

基于安路科技FPSoC器件DR1系列的视频采集/显示/处理解决方案

安路科技全新一代FPSoC器件DR1系列，集成高性能硬核处理器双核ARM Cortex-A35或单核64位RISC-V、丰富的片上内存和高低速外设接口、FPGA可编程逻辑、NPU/JPU硬件加速单元，内部通过高带宽总线互联...

2024-06-29 标签：FPGA 视频采集安路科技 1286

FPGA厂商紫光同创入选多样性算力产业及标准推进委员会黄金成员

日前，“共筑新算力，智启新未来”多样性算力产业峰会2024在北京成功举办。本次峰会由中国通信标准化协会多样性算力产业及标准推进委员会主办，来自计算产业代表近400人参加。紫光同创...

2024-06-23 标签：FPGA 紫光同创算力 1413

易灵思的时钟网络问题

在T20中有16个全局时钟网络GCLK。在芯片的左右两侧各8个。全局时钟管脚或者PLL的输出时钟通过左右两个CLKMUX上全局网络。左侧的PLL（包括PLL_TL0和PLL_TL1）上左侧的CLKMUX_L;右侧的PLL(包括PLL_TR0,PL...

2024-06-20 标签：时钟网络易灵思 1603

programmer下载常见问题总结-v2

programmer下载常见问题总结...

2024-08-13 标签：programmer 1429

加法进位链的手动约束

在激光雷达中，使用FPGA实现TDC时需要手动约束进位链的位置。这里简单记录下。在outflow下会生成一个.qplace文件。用于指示布线的各个原语资源的分布位置。它的内容主是是原语的单元名...

2024-05-20 标签：FPGA TDC 进位链 1290

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