绕不过的EDA篇 - 硅谷半导体企业技术探秘：从汽车电子到EDA

　　EDA篇

　　本次硅谷之行的第三天，笔者又见到了老朋友，Mentor董事会主席兼CEO Walden C. Rhines（见图1）。这次，有着数十年资深技术背景的Walden既没有谈具体EDA技术，也没有讲市场，而是回顾了EDA验证的历史变迁。

　　图1 Mentor董事局主席兼CEO Walden C. Rhines（右），副总裁兼设计验证技术部总经理John Lenyo（左）

　　迈入验证3.0时代

　　在早期的中小规模（SSI/MSI）集成电路设计和验证中，基本靠设计师手工设计和布局，然后是架构、测试、重复设计，直至项目完成。

　　1973年4月12日，美国加州大学伯克利分校电子工程系电工实验室的L.W.Nagel和D.O.Pederson，开发出了电路仿真软件SPICE。借助这款软件，设计师可快速可靠地验证电路设计并预测电路性能。

　　随着10万门以上大型设计对仿真的需求，1982年，Mentor开发出了基于IDEA工作站的QiuickSim数字电路仿真器。

　　Walden把这个时期称为“验证0.0时代”。

　　此后，便进入了寄存器传输级描述的“验证1.0时代”。这个时期的设计特点是，更加关注描述语言及性能提升。

　　代表性语言是VHDL。1981年，美国国防部提出了VHSIC语言。1983年，IBM、TI及Intermetrics获得了相关开发合同。1987年，VHDL被确定为IEEE1076标准语言。

　　1984年，GateWay设计自动化公司的Phil Moorby创建了Verilog HDL语言。1989年，GateWay被Cadence***。1995年，Verilog成为IEEE1364标准语言。

　　另外，RTL加速仿真提升了硬件性能。

　　接着，芯片设计又进入了更加关注方法学的测试平台（testbench）自动化“验证2.0时代”。2002年，SystemVerilog语言出现。

　　Walden称，他曾在2004年设计自动化大会（DAC）的CEO圆桌论坛上与新思（Synopsys）CEO Aart de Geus的激辩中，力挺SystemVerilog，并提出业界应该创建一个SystemVerilog的设计环境。令他欣慰的是，同年，SystemVerilog被批准为IEEE1800标准语言。

　　目前，在10多亿美元的验证市场上，SystemVerilog已成为测试平台主流验证语言，且远高于VHDL、System和C/C++等。

　　企业级验证平台

　　Mentor副总裁兼设计验证技术部总经理John Lenyo（见图1）对2014年6月即将上市的企业验证平台（EVP）进行了详细阐述。EVP结构示意图如图2所示。

　　图2 Mentor的企业级验证平台（EVP）

　　该验证平台包括：①仿真加速操作系统Veloce OS3、②统一的硬件调试环境Visualizer、③软件调试器Codelink，④支持Questa和Veloce的验证IP。因此，可形成全球范围的资源数据中心（见图3）。

　　图3 Mentor数据中心里的容纳几十台Veloce仿真加速器的机柜

　　①Veloce OS3支持低功耗的UPF验证；SystemVerilog功能覆盖率和基于断言的验证；及SystemVerilog、UVM和C/C++测试平台。具有高覆盖率收敛流程，并进行应用程序软件关键的SoC子系统的流片前性能分析。为了最大程度地复用验证平台，按照UVM/RTL标准，为仿真和加速模式专门设计了验证IP。在保证功能的前提下，可比单独仿真性能提高1000倍（见图4）。

　　图4 Veloce OS3可加速现有的仿真验证环境

　　可用虚拟环境取代实际硬件。PCIe、以太网和USB等标准接口，都可在工作站中实现虚拟化。

　　随着复杂度更高的SoC设计项目的增加，例如，系统中含有多个嵌入式内核、异构处理器、复杂的系统内部互连、存储器共享、片上网络及多级缓存，“芯片开始验证转向系统级验证，侧重于软硬件协同验证的设计终于迈入了‘验证3.0时代’”。 Walden指出。

　　随着工艺节点的发展，嵌入式软件工程师激增，16nm工艺时代是90nm时的17倍。同时，处理器的工作频率也达3GHz以上。

　　对于系统及验证，仿真更是必须。而验证的关键是软硬件协同。仿真也需从设计师的实验室转向数据中心。

　　Walden表示，验证3.0时代需要企业级的解决方案，包括调试、验证IP、用户接口、测试平台仿真、断言及覆盖。

　　Veloce OS3 VirtuaLAB外围设备是立即可重配的，可支持世界各地的多个项目团队。OS3企业服务器能够有效地管理全球硬件仿真加速器资源，并将其导入商业队列管理器中，形成单一的高容量实体。企业服务器决定着每项工作的优先顺序，迅速切换优先项目。

　　②有了SoC设计软件，设计团队就可将大部分验证时间用于调试。因此，提高从模块到系统的调试效率十分重要。Visualizer调试器、仿真和硬件加速器具备处理现有最大SoC的容量和性能。Visualizer调试器提供了高效的RTL、门级和测试平台的调试，包括自动追踪以快速精确定位出错误的根本原因，协议和事务级调试，自带的UVM和SystemVerilog基于类的调试功能，及低功耗UPF调试。仿真和硬件加速的交互模式和后仿真模式也具有上述功能。

　　③在具备启动OS的功能后，SoC签发（signoff）解决方案才得以完善。软件调试操作系统时，往往需要较多的思考时间，而硬件加速器处于空闲状态。OS3将思考时间转移到Codelink工具上，Codelink工具最多可同时支持10个设计师进行JTAG调试，且回放软件执行速度为100MHz。借助OS3，硬件加速器可以全速执行各任务，而软件进行离线调试。上述功能可在设计周期中最大程度地提高调试效率，并尽可能早地启动OS。

　　④验证IP支持Questa和Veloce，具有共同的仿真验证和测试平台特性，软件可移植，测试环境可重用（见图5）。

　　图5 验证IP具有测试平台可移植性

　　许多 SoC项目的验证数据有多个来源，需对验证数据合并与综合分析，以评估实际项目的完成情况。Veloce OS3 和Questa 10.3可将所有断言、覆盖率和运行时间数据，包括硬件仿真、形式验证、仿真、混合信号和低功耗等，写入共同数据库。借助共同数据库、Questa验证管理工具和测试计划，验证小组能够立即查看覆盖率情况，准确查出无效测试，缩短数据合并时间，提高回归测试的吞吐率，减少调试时间，从总体上提高产品质量和生产率。

　　EVP 统一覆盖数据库 （UCDB）支持统一覆盖互通性标准（UCIS），在了解其它验证引擎已取得的覆盖率的情况下，优化下载到硬件加速器的逻辑的覆盖率，缩短编译时间，节约硬件仿真资源，创建更智能的覆盖率收敛流程。

　　最后，Lenyo总结指出，实际上，企业验证平台就是把虚拟原型、架构分析和软硬件加速仿真结合在一起，使从最初设计创意、硅片制造到成品的整个验证过程均从基本验证引擎中提取出来。