基于AD9625新型GSPS ADC的雷达系统数字化架构

现代高级雷达系统受到多方面的挑战，人们提出了额外的一些运行要求，包括需要支持多功能处理和动态模式调整。此外，频率分配上的最新变化导致许多雷达系统的工作频率非常接近通信基础设施和其他频谱要求极高的系统。未来的频谱拥塞状况预期会更严重，问题将恶化到雷达系统需要在运行时进行调整以适应环境和运行要求，这使得雷达系统需要向认知化和数字化发展。

更多数字信号处理的需求推动雷达信号链要尽早向数字化过渡，使得模数转换器(ADC)更靠近天线，这进而又会带来若干具挑战性的系统层面难题。为了更深入地讨论这个问题，图1显示了目前典型的X波段雷达系统的高层次概略图。该系统通常使用两个模拟混频级。第一级将脉冲式雷达回波混频至约1 GHz频率，第二级混频至100至200 MHz的中频(IF)，以便能够利用200 MSPS或更低的模数转换器对信号进行12位或更高分辨率的采样。

在该架构中，频率捷变和脉冲压缩等功能可在模拟域中实现，这可能需要对信号处理进行一些更改和调整，但大体而言，系统功能受限于数字化速率。应当注意，即使以200 MSPS的数据速率进行采样，雷达处理也能向前跨进一大步，但我们正在向新的阶段突破，步子必须再迈大一点，实现全数字化雷达。

近年来，每秒千兆采样(GSPS) ADC已将系统中的数字化点推进到第一混频级之后，使得数字化转变更接近天线。模拟带宽超过1.5 GHz的GSPS转换器已然能够支持第一中频的数字化，但在许多情况下，当前GSPS ADC的性能限制了这种解决方案的接受程度，因为器件的线性度和噪声频谱密度不满足系统要求。

另外，高速ADC与数字信号处理平台(通常是FPGA)之间的数据移动，直到最近还是以并行低压差分信号(LVDS)接口为主要途径。然而，使用LVDS数据总线从转换器输出数据会带来一些技术难题，因为单条LVDS总线所需的工作速率将远远超过IEEE标准的最大速率以及FPGA的处理能力。为了解决这个问题，输出数据需要解复用到两条或(更一般地)四条LVDS总线，以便降低每条总线的数据速率。例如，采样速率超过2 GSPS的10位ADC通常将需要对输出进行4倍解复用，LVDS总线宽度将达40位。而许多雷达系统，尤其是相控阵，会采用多个GSPS ADC，如此多的通道需要布线和长度匹配，硬件开发很快就会变得无法管理，更不用说互连所需的FPGA引脚数量！

新型GSPS ADC不仅能克服现有挑战，而且可进一步优化系统。为使数字化更接近天线，此类转换器提供无与伦比的线性度和3 GHz以上的模拟带宽，支持L波段和大部分S波段的欠采样。这样，在这些波段内就可以直接进行RF采样，而无需混频器级，器件数量和系统尺寸得以缩减。更高频率的系统也能使用更高中频，从而可以减少混频级和滤波器的数量，并且由于能够使用宽范围的中频，频率规划选项得以增加。

更高的线性度和更低的噪声频谱密度使此类新器件能够用于下一代雷达系统。随着频谱密度提高，必须提供更高的动态范围才能管理雷达回波频率附近的阻塞或干扰信号。最新的GSPS ADC能够提供75 dBc以上的SFDR，比最近十年面市的器件高出近20 dBc。与新近的通信基础设施频率分配相竞争时，这一跨越式进步显得更加重要。

模拟带宽、线性度和噪声方面的改善可以被看作是器件制造商的下一步逻辑发展。不过，新型GSPS ADC的两个新增特性可为系统设计师带来更大的便利，有可能会提高这些器件在未来系统中的接受程度：
• JESD204B数据链路接口；
• 转换器中嵌入的DSP功能，这对系统设计师非常有利，并且可以节省功耗。

若干高速ADC最近已引入JESD204B数据链路，但它对GSPS转换器最有好处，因为LVDS接口已很难满足系统需求。JESD204B是一种高速串行标准，支持利用更少数量的差分互连(FPGA引脚)实现高速ADC与FPGA或其他处理器之间的数据传输。它是一种开销非常低的协议，基于8b10b编码方案，支持高达12.5 Gbps的波特率。

下面以ADI公司的新型2.0 GSPS、12位转换器AD9625为例来讨论其优势。该转换器的输出数据速率是24 Gbps。假设LVDS数据总线的最高速率是1 Gbps，并且忽略数据包装问题，那么将需要24个LVDS对才能支持此接口，硬件布线时，所有对的PCB走线长度都需要匹配。若采用最大波特率为6.25 Gbps的JESD204B，则只需要6条JESD204B链路就能支持此转换器的输出。图2清楚显示了其优势，AD9625与FPGA之间仅需布设8条JESD204B通道即可支持全数据速率2.0 GSPS。