13．14 高速PCB设计
现代电子设计离不开高速系统的设计，这不仅需要借助快速的元件，而且需要需要了解高速电路系统中容易影响系统性能的相关问题，从而对电路系统进行精心的PCB设计。
13．14．1什么是高速电路
如何界定高速和低速电路呢，通常认为如果数字逻辑电路的频率达到或者超过45MHz~50 MHz，而且工作在这个频率之上的电路占到了整个电路系统一定的比例（比如说1/3），这样的电路系统就可称其为“高速电路系统”。
信号的传递发生在信号状态改变的瞬间，如上升沿或下降沿。信号从驱动端到接收端需要经过一段固定的时间，如果其传输时间小于1/2的上升时间和下降时间，那么来自接收端的反射信号将在信号改变状态之间到达驱动端。反之，反射信号将在信号改变状态之后到达驱动端。如果反射信号很强，叠加的波形就有可能会改变逻辑状态，导致系统传输错误。因此，虽然我们不断地在提高系统速度，但是由此造成的一列问题却不容忽视，应慎重对待。
总的来讲，高速系统存在的问题主要是高频噪声、高频辐射干扰、振荡、反射和串扰等。下面就针对这一些问题来详细讲解设计高速PCB板的方法。
13．14．2高速PCB板的设计方法
设计高速PCB板时，首先要考虑系统因高速而可能带来的问题，然后采取相应的对策予以避免。具体方法如下：
1．确定PCB板中的高速区域
在PCB板上，每英寸的延时为0167ns。但是，如果过孔和器件引脚较多，对布线网络的规则约速设置较多，就会不同程度地增加信号传输延时，如果板上有GaAS芯片（GaAs就是砷化钾。传统的芯片工艺是使用硅作为材料，而采用砷化钾作为材料具有硅所不及的很多优点，如工作速度快，发热小，可在不加散热片的条件下运行在较高的工作频率。），则最大布线长度为8.62mm。通常高速逻辑器件的信号上升时间大约为0.2ns，这里假设Tr为信号上升时间，Tpd为信号线传播延时，如果Tr≥4Tpd，信号落在安全区域；如果4Tpd≥Tr≥2Tpd，信号落在不确定区域；如果Tr≤2Tpd，信号落在问题区域，这样对于落在不确定区域及问题区域的信号，就应该使用高速布线方法。
2．合理确定PCB布线的拓扑结构
当使用高速逻辑器件时，除非走线分支长度保持很短，否则边沿快速变化的信号将被信号主干走线上的分支走线所扭曲。通常情形下，PCB走线可采用两种基本拓扑结构：菊花链（Daisy Chain）拓扑结构走线和星形（Star）拓扑结构走线。
对于菊花链布线，布线从驱动端开始，依次到达各接收端。如果使用串联电阻来改变信号特性，串联电阻的位置应该紧靠驱动端。在控制走线的高次谐波干扰方面，菊花链走线效果最好。但这种走线方式布通率最低，不容易100%布通。实际设计中，采用的方法是使菊花链布线中分支长度尽可能短，安全的长度值应该是：Stub Delay≤Trt*0.1。例如，高速TTL电路中的分支端长度应小于1.5英寸。这种拓扑结构占用的布线空间较小并可用单一电阻匹配终端。但是这种走线拓扑结构使得在不同的信号接收端信号的接收是不同步的。
星形拓扑结构可以有效地避免时钟信号的不同步问题，但在密度很高的PCB板上通过手工完成布线是十分困难的。所以采用自动布线器是完成星形布线的最好方法。每条分支上都需要终端阻。终端电阻的阻值应和连线的特征阻抗相匹配。这可通过手工计算，也可通过CAD工具计算出特征阻抗值和终端匹配电阻值。
3．匹配终端的设计
在电路设计中，有时为了使信号终端匹配，会使用简单的终端电阻，但实际中可选择使用更复杂的匹配终端来更好地实现。第一种选择是RC匹配终端。RC匹配终端可以减少功率消耗，但只能使用于信号工作比较稳定的情况。这种方式最适合对时钟线信号进行匹配处理。其缺点是RC匹配终端中的电容可能会影响信号的形状和传播速度。串联电阻匹配终端不会产生额外的功率消耗，但会减慢信号的传输。这种方式适用于时间延迟影响不大的总线驱动电路。
串联电阻匹配终端的优势还在于可以减少板上器件的使用数量和连线密度。最后一种方式为分离匹配终端，这种方式匹配元件需要放置在接收端附近。其优点是不会拉低信号，并且可以很好地避免噪声，典型的用于TTL电平输入信号。如图13.14.1所示的是常见的几种终端匹配方法。
图13.14.1常用终端电阻匹配方法
此外，对终端匹配电阻的封装型式和安装方式也必考虑。通常SMD表面贴装电阻比通孔元件具有更低的电感，所以SMD封装元件成为首选。普通直插电阻也有两种安装方式可选：垂直方式和水平方式。垂直安装方式中电阻的一条安装管脚很短，可以减少电阻和电路板间的热阻，使电阻的热量更加容易散发到空气中。但较长的垂直安装会增加电阻的电感。水平安装方式因安装位置较低，所以有更低的电感。但过热的电阻会出现漂移，在最坏的情况下电阻成为开路，造成PCB走线终端匹配失效，成为潜在的失败因素。
4．电磁干扰抑制
在PCB设计中，不管是对于低速还是高速电路，抑制电磁干扰的一个重要途径就是让PCB板有很好的接地。对复杂的设计，可以采用多层PCB板即一个信号层配一个地线层是十分有效的方法。此外，使电路板的最外层信号的密度最小，也是减少电磁辐射一种比较有效的方法，这种方法可采用“表面积层”技术（Build-up）设计制作PCB来实现。表面积层技术为通过在普通工艺PCB上增加薄绝缘层和用于贯穿这些层的微孔的组合来实现，电阻和电容可埋在表层下，这样单位面积上的走线密度会增加近一倍，因而能在一定程度上缩小PCB的体积。PCB体积的缩小意味着电流回路、分支走线长度的缩小，而电磁辐射大小近似正比于电流回路的面积，所以电磁辐射相应得到了降低；同时PCB体积的缩小使高密度引脚封装器件得以使用，从这一点又可使信号节点间的连线长度和电流回路缩短，从而提高电磁兼容特性。
5．高频旁路电容滤波
单独的电源层无法对系统的供电电源进行滤波，需要借助高频旁路电容进行滤波，但是对于旁路电容的选择并不是和在低频电路中那样越大越好。由于在高频系统中，电容（C）产生的寄生电阻和寄生电感（L）使得电容的工作特性发生了一些变化，它相当于一个等效的谐振回路。当大电容的的频率低于小于电容的FR（FR=1//LC）时，大电容的阻抗就比小电容的小，而当频率高于小电容的FR时，则两个电容的阻抗基本一致。所以，一个滤波器能够很好地消除60Hz的干扰信号，但是却不一定能消除如100MHz甚至更高的噪声。表8-2列出了在高频滤波中的各种旁路电容选择方案。
表13-2 旁路电容选择方案
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电容类型 |
电容量大小 |
用 途 |
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电解电容 |
1uF~20 uF |
通常用于电路板的电源滤波 |
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玻璃封装陶瓷电容 |
0.01 uF~0.1 uF |
用作芯片的旁路电容，且常常与电解电容并联，以扩展滤波器的带宽，增加阻带 |
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陶瓷片电容 |
0.01 uF~0.1 uF |
主要用于芯片滤波，偏重小尺寸时也有用 |
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非铁磁电容 |
＜0.1 uF |
用于对噪音敏感器件的旁路，常与其他的陶瓷片电容并联，以增加阻带 |
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穿心电容 |
— |
用于滤除上百MHz或者GHz的高频干扰噪声信号。但是这种电容怕高温和温度冲击，所以焊接困难，需要专门的焊接设备 |
在PCB板上，电容一般要尽量靠近芯片引脚位置，且最好芯片的每个电源引脚都放置一个旁路滤波电容，放置时使电容和芯片引脚在同一点与电源和地接触。对于贴片器件，通常将电容放置到PCB板芯片的正下方以缩短与芯片的距离。
6．其他提高系统抗干扰措施
（1）布线时，电源线和地线要尽量粗。这样除了减小压降外，更重要的是能够降低耦合噪声。
（2）对于一些芯片闲置的I/O口，不要悬空，要接地或接电源。对于IC其他闲置引脚，应在不改变系统逻辑的情况下接地或接电源。
（3）对系统使用电源监控及看门狗电路，如IMP809/810（MAX809/810）、IMP706、IMP813、X25043、X25045等，这样可大幅度提高整个电路的抗干扰性能。
（4）在速度能满足要求的前提下，尽量降低系统的晶振频率及选用相对较低速的数字电路。
（5）IC器件尽量直接焊在电路板上，以减少IC座的使用。
（6）时钟信号线尽量短，并且在PCB上使用地线护送。
（7）信号输出走线和返回走线围成的面积要尽量小，以降低天线效应，方法是输出信号和返回信号采用平行走线，多层板由于内电层提供了大面积地平面，所以能够得到保证，但是对于单面板和双面板，则可添加额外的地线走线来实现。
（8）对于较高频率的系统，应尽量使用贴片元件，以减少与射频电流有关的环路面积。
（9）对于具有高速、中速和低速电路的系统，应注意PCB分区设计和合理布局，以提高系统的抗干扰能力。
13．15 混合信号PCB设计
许多电子产品的电路原理图既含有模拟信号部分，又含有数字信号部分。为了降低数字信号和模拟信号间的相互干扰，此时的印刷电路板设计一般采用混合信号PCB分区设计方法。
首先想到的是在PCB设计时对地平面进行了分割，但是混合信号PCB分区设计是一个很复杂的过程，需要考虑很多问题，并不是只对地电层进行了分割就行了。下面就对如何更好地对混合信号PCB进行分区的方法做一个详细的介绍。
如何降低数学信号和模拟信号间的相互干扰呢？在设计之前必须了解电磁兼容（EMC）的两个基本原则：第一个原则是尽可能减小电流环路的面积；第二个原则是系统只采用一个参考面。相反，如果系统存在两个参考面，就可能形成一个偶极天线；而如果信号不能通过尽可能小的环路返回，就可能形成一个大的环状天线。在设计中要尽可能避免这两种情况。
注意：小型偶极天线的辐射大小与线的长度、流过的电流大小以及频率成正比；小型环状天线的辐射大小与环路面积、流过环路的电流大小以及频率的平方成正比。
在一般情况下，将地平面分割为模拟地和数字地两部分，但是这样就很难避免在两个地平面上的跨越走线。这样不但起不到降低干扰的作用，反而会使干扰更加严重。下面就对混合电路PCB的地平面的4种解决方案进行对比和讨论。
如图13.15.1所示的对地平面的处理方式是一种常见的对地平面的分割形式。可以看信号线跨越了两个地之间的分割间隙，当在被分割的这两个地的某处将这两个地通过单点连接进行共地后，地电流将会形成一个大的环路。流经大环路的高频电流会产生辐射和很高的地电感，如果流过大环路的电低电平模拟电流，该电流很容易受到外部信号干扰。最糟糕的是当把分割地在电源处连接在一起时，将形成一个非常大的电流环号。另外，模拟地和数字地通过一个长导线连接在一起会构成偶极天线。
图13.15.1第一种地平面处理方式
图13.15.2显示了第二种对地平面的处理方式。它是在第一种分割方法的基础上增加一个连接两个分割区域的连接桥。所有需要跨越这两个区域的走线都通过地连接桥的上面走线。通过这样的处理后，在每个信号线的下方都能够提供一个直接的电流回流路径，从而使形成的环路面积很小。
图13.15.2 第二种地平面处理方式
除了通过印制线实现分割区间隙之间的信号传递，还可采用光隔离器件或变压器实现。对于前者，跨越分割间隙的是光信号；而在采用变压器的情况下，跨越分割间隙的是磁场。还有一种可行的办法是采用差分信号，即信号从一条信号线流入，从另外一条信号线返回，在这种情况下，不需要地线作为回流路径。
要深入探讨数学信号对模拟信号的干扰必须先了解高频电流的特性。高频电流总是选择阻抗最小（电感最低），直接位于信号下方的路径，因此返回电流会流过邻近的电路层，而无论这个临近层是电源层还是地线层。
在实际工作中一般倾向于使用统一地，而将PCB分区为模拟部分和数字部分。模拟信号在电路板所有层的模拟区内布线，而数字信号在数字电路区内布线。在这种情况下，数字信号返回电流不会流入到模拟信号的地。只有将数字信号布线在电路板的模拟部分之上或者将模拟信号布线在电路板的数字部分之上时，才会出现数字信号对模拟信号的干扰。出现这种问题并不是因为没有分割地，真正的原因是数字信号的布线不适当。PCB设计采用统一地，通过数字电路和模拟电话分区以及合适的信号布线，通常可以解决一些比较困难的布局布线问题，同时也不会产生因地平面分割带来的一些潜在麻烦。在这种情况下，元器件的布局和分区就成为决定设计优劣的关键。如果布局布线合理，数字地电流将限制在电路板的数字部分，不会干扰模拟信号。对于这样的布线必须仔细地检查和核对，要保证百分之百遵守布线规则。否则，一条信号线走线不当就会彻底破坏一个本来非常不错的电路板。
通常大多数A/D转换芯片都提供了一个模拟地引脚（AGND）和数字地引脚（DGND），即芯片内部没有将这两个地进行连接，需要设计者在外部实现连接。而且通常芯片厂家会在芯片的数据手册上提供一种建议的连接即通过最短的走线将芯片的模拟地引脚和数字地引脚接到低阻抗地平面上。但是通过与数字地引脚连接产生的寄生电容也会将数字噪声耦合到模拟电路上，导致对模拟电路的数字干扰，所以一般是将数字地引脚和模拟地引脚都接到模拟地上，这样就出现了另外一个问题：数字信号的去耦电容的接地端应当接到数字地上还是模拟地上呢？
为了解决上面的问题，给出了如下两种在不同情况下的解决方案。
方案一：如果系统中的A/D转换器数量较少，可以采用如图13.15.3所示的方法。首先将地平面分割为模拟地和数字地两部，然后在A/D转换器下面把模拟地和数字地部分连接在一起。特别要注意的是采取该方法时，必须保证两个地之间的连接桥宽度与IC等宽，并且任何信号线都不能跨越分割间隙。
图13.15.3 A/D转换器数量较少时的处理办法
方案二：如果系统中的A/D转换器数量较多，则可以采用如图13.15.4所示的方法。首先将统一的地分为模拟部分和数字部分，而不是对地平面进行分割。这样的布局布线方式既满足了IC器件厂商对模拟地和数字地引脚实现低阻抗连接的要求，同时又不会形成环路天线或偶极天线而产生EMC问题。
图13.15.4 A/D转换器数量较多时的区域分割
混合信号的PCB分区设计是比较复杂的工作，在设计中时常需要注意的问题有以下几点。
（1）将PCB分区为独立的模拟部分和数字部分。
（2）对PCB中的元器件进行合理的布局，如对A/D转换器件实行跨分区放置等。
（3）尽量不要对地进行分割，在电路板的模拟部分和数字部分下面保证具有统一地。
（4）在电路板的所有层中，数字信号只能在电路板的数字部分布线，模拟信号只能在电路板的模拟部分布线。
（5）对电路中的模拟电源和数字电源进行分割。
（6）PCB中的布线不能跨越分割电源面之间的间隙，如果必须跨越分割电源之间间隙的信号线，则要位于紧邻大面积地的布线层上。
（7）对PCB的布线要设置正确的布线规则，以利于对设计进行检查。