为高速数据转换器设计低抖动时钟

在设计中使用超快速数据转换器的高速应用通常需要非常干净的时钟信号，以确保外部时钟源不会对系统的整体动态性能产生不需要的噪声。因此，选择合适的系统组件至关重要，这有助于产生低相位抖动时钟。以下应用笔记可作为选择合适的元件的宝贵指南，以设计适用于超快速数据转换器的基于PLL的低相位噪声时钟发生器。

介绍

许多现代、高速、高性能集成电路，如MAX104和MAX106模数转换器（ADC），都需要工作在GHz范围内的低相位噪声（低抖动）时钟。传统的晶体振荡器可以提供低抖动时钟信号，但通常不能在120MHz以上的振荡频率中使用。

图1显示了典型高速数据转换器系统的简化框图。该系统由带通滤波器、ADC、高频时钟、高速存储设备和后处理单元组成。除MAX104外，高频时钟在决定高速数据转换器的精度方面起着重要作用。这种高频、低相位噪声时钟是高频压控振荡器（U1）、锁相环（U2）和晶体振荡器（U3）的组合，如图2所示。

图1.典型的高速数据转换器系统，采用MAX104 ADC和基于PLL的低抖动时钟。

图2.高速、低相位噪声时钟是确保高速ADC最佳动态性能的最关键元件之一。

MAX2620压控振荡器（VCO）能够产生高达1GHz的振荡器频率，同时提供足够的噪声性能。由于固有的频率漂移，通常需要锁相环（PLL）通过将VCO输出与晶体振荡器频率进行比较，将VCO输出锁定到所需频率。

为高速数据转换器系统选择合适的VCO并不像找到具有正确振荡器频率的VCO那么简单。必须考虑的一个关键参数是时钟抖动。抖动通常定义为数字信号的重要时刻从其理想时间位置的短期、非累积变化。图3显示了包含抖动的采样时钟信号。时钟产生的抖动是由各种内部噪声源引起的，例如热噪声、相位噪声和杂散噪声。对于数据转换器，抖动会影响数据转换器的信噪比（SNR）性能。

图3.时钟信号抖动会降低ADC信噪比。

时钟抖动如何降低ADC的信噪比（SNR）

时钟源产生的抖动可能导致ADC的内部电路错误触发采样时间。如图4所示，采样时间Δt的不确定性等同于幅度ΔA的不确定性。这会导致模拟输入幅度的错误采样，从而降低ADC的SNR。通过以下等式，可以计算出给定时钟抖动量的数据转换器的最大SNR：

图4.使用采样时间不确定性获得的信噪比模型。

当项 cos（ωt） = 1 时，斜率达到最大值。因此，EQ.2可以重新排列为：根据定义，A/（ΔA）是信噪比，Δt是抖动的均方根（RMS）值。等式3可以改写为： 例如，如果模拟输入信号为250MHz，并且要达到50dB SNR，则最大RMS抖动（σ

例如，如果模拟输入信号为250MHz，并且要达到50dB SNR，则最大RMS抖动（σRMS）必须小于2ps。

噪声源如何引起抖动

热噪声、调频 （FM）、幅度调制 （AM）、相位调制 （PM） 和杂散分量都会产生导致时钟信号抖动的噪声。由于难以区分由FM、AM和PM引起的噪声，因此所有三种类型的噪声都归为一个通用术语，称为相位噪声。为了明确相位噪声的计算，本文以使用MAX2620 VCO和PLL的高频电路为例。

热噪声对抖动的贡献

图5显示了VCO相位噪声曲线的简化图。MAX2620的输出放大器具有大约-147dBm/Hz的热本底噪声。这种噪声是带宽有限的白色高斯噪声。虽然有效带宽尚未表征，但可以近似为工作频率的两倍。将MAX2620正确调谐至所需输出频率后，本底噪声对抖动的贡献可通过下式计算：

图5.简化MAX2620 VCO的相位噪声曲线与失调频率的关系

= 边沿到边抖动方差（以 s2 为单位）
ωo = 2πfo = 角时钟振荡（中心）频率（以 rad/s 为单位）
fo = 振荡器（中心）频率（赫兹）
f = 偏离中心频率的频率（以 Hz 为单位）
τ = 1/2fo = 周期的一半（以 s 为单位）
L（f） = 偏移频率 f 时的相位噪声（单位为 dBc/Hz）。

为了进一步改善噪声性能，通常在VCO输出端应用频率响应类似于带通滤波器的功率匹配网络（L2和C6）。这会衰减目标带宽之外的不需要的噪声。通过这样做，可以通过从0Hz偏移到f的积分极限来估计最差的噪声0.超出这些限值的噪声会大大衰减，可以忽略不计。因为本底噪声对于 0Hz 到 f 的偏移频率是均匀的0，L（f） 可以被认为是常数。等式5可以简化为：

本底噪声引起的边沿到边序抖动为：由于热噪声不相关，因此抖动不累积。周期间抖动与边沿到边抖动相同。

等式8也可以显示为：

其中信噪比OSC是本底噪声引起的振荡器的信噪比。

相位噪声对抖动的贡献

相位噪声的特征是失调频率下的噪声功率与时钟（载波）信号的功率电平之比。该比率通常归一化为 1Hz 带宽，从而产生 dBc/Hz 单位。例如，图100中5kHz失调时的相位噪声为-118dBc。这意味着1000.1MHz的噪声功率比118Hz带宽中1000MHz的载波功率水平低1dB。

MAX2620的自由运行相位噪声从20MHz转折失调频率到时钟频率约为1dB/十倍频程。使用EQ. 11时，相位噪声引起的周期间抖动可以计算如下：

其中f是时钟频率的失调频率，它必须位于相位噪声每十倍频程降低20dB的区域。相位噪声L（f）取自MAX2620在f = 100kHz失调频率下的特性。当f = 10kHz时，产生的抖动不会改变。

杂散元件对抖动的贡献

基于 PLL 的时钟信号会产生杂散。如果不抑制这些杂散，它们可能会降低抖动性能。图6显示了使用频谱分析仪采集的1GHz时钟信号的频谱图。图中所示的两对对称杂散分别比载波低约75dBc和85dBc。这些杂散与载波以及彼此之间的分离由锁相环中使用的比较频率决定。在这种情况下，比较频率为1MHz;因此，载波旁边的两个杂散距离载波和后续对正好1MHz。此外，还有另一对由晶体振荡器引起的75MHz偏移的-20dBc杂散（未显示）。以下等式将这些杂散转换为抖动：

图6.显示带有杂散元件的1GHz时钟。

其中 fm是相位噪声杂散分量出现的失调频率。m = 1 时，周期间抖动计算为 4.38x10-6对于使用ADC的实际应用，例如MAX104，该电平的杂散噪声引起的抖动可以忽略不计。

总抖动

总周期间抖动是抖动平方和的平方根的函数，可以按如下方式计算：

锁相环

由于温度、电源、负载等原因引起的频率漂移，自由运行的VCO很少单独使用。通常引入锁相环以帮助将VCO输出锁定到所需频率。如果设计得当，锁相环有助于降低相位噪声。环路带宽内的相位噪声低于自由运行的VCO的相位噪声。因此，相位噪声引起的实际抖动小于EQ.11。

图7显示了MB15E07在整数N分频PLL系统中的功能图。它由一个鉴相器（或比较器）、一个输出电荷泵、一个双模量预标量、一个N计数器和一个R计数器组成。N 计数器由一个主 （M） 计数器和一个燕子或辅助 （A） 计数器组成。

然后，N 计数器与双模预标量 （P） 配合使用。

图7.典型PLL系统的简化框图，由PLL、晶体振荡器、环路滤波器和VCO组成。

在上电期间（假设PLL已预编程），VCO将以所需频率加上一些偏移振荡。该频率首先除以整数N，然后与参考晶体振荡器频率进行比较，其频率也除以整数R。如果两个频率之间存在相位差，则PLL输出端的电压会相应变化。例如，如果VCO频率低于基准频率，则电荷泵将对环路滤波电容充电以增加电压。如果VCO频率高于基准，电荷泵将对环路滤波电容放电以降低电压。电压的增加导致频率的增加，反之亦然。因此，PLL用作反馈环路，将VCO输出频率锁定在所需频率。VCO 频率是 N、R 和 f 的函数裁判计算方法如下：

例如，如果 P = 32、M = 31 和 A = 8，则使用 EQ. 14，N 计数器计算为 1000。如果参考振荡器频率为20MHz，R计数器设置为20，则使用EQ.15，则VCO频率锁定在1000MHz。

设计参数

需要仔细设计和实现时钟电路，以确保最佳性能。这可以通过选择合适的组件和提供精心设计的高频 PC 板来实现。表1显示了两种不同工作频率的推荐元件值。这些值可确保VCO以所需频率振荡和锁相，同时提供适当的输出功率电平。MAX2620的输出频率由外部谐振电路设置，谐振电路由L1、C1、C2、C3、C4和D1组成。L1、C1、C2、C3 和 C4 设置自由运行的振荡频率。变容二极管D1将输出频率微调至所需频率。D1 采用反向偏置，电容随 PLL 输出产生的偏置电压而变化。D1电容的变化允许对输出频率进行微调。

振荡频率可以用以下公式计算：

为了适应元件容差、PCB、电源电压和温度变化，应选择D1的电容，使调谐范围约为标称频率的±5%至±10%。C4是将变容二极管耦合到调谐池的电容器。增加 C4 可以增加调谐范围。C2 和 C3 是振荡器正常工作所必需的反馈电容。通常，C2 = 2.7pF和C3 = 1.0pF。对于 1.0GHz，选择 L1 = 5.6nH、C4 = 4.7pF 和 C1 = 1.0pF。 VCO输出和ADC时钟输入必须匹配至50Ω。VCO输出端使用LC网络（L2和C6），以确保向ADC时钟输入端提供最佳功率传输。匹配网络具有类似带通滤波器的频率响应，可进一步降低本底热噪声。

表 1.时钟发生器的建议组件值

指定				描述
				f外= 600兆赫	f外= 1000兆赫
R1				240Ω	390Ω
R2				240Ω	390Ω
C1				1.0pF	1.0pF
C2				2.7pF	2.7pF
C3				1.0pF	1.0pF
C4				9.0pF	3.3pF
C5				9.0pF	2.2pF
C6				3.0pF	1.5pF
C7				12nF	3.9pF
C8				120nF	39nF
C9				12nF	3.9nF
L1				12nH （±2%）	5.6nH （±2%）
L2				18nH	10nH
D1				SMV1233-001 (Alpha Industries)	SMV1233-001 (Alpha Industries)

PLL脉冲的电荷泵输出，相位比较频率由R和外部晶体振荡器确定。采用环路滤波器将这些脉冲滤波为VCO的恒定直流控制电压。三阶环路滤波器（图2）由C7、C8、C9、R1和R2组成。使用简化的公式 17 到 23 计算组件值。 N = 等式的计数器值 14

N = 等式 14 中的计数器值
ξ = 阻尼系数，通常为 0.707
ICP= 电荷泵电流，MB15E07为10mA
KVCO= VCO调谐增益或灵敏度

VCO 调谐增益，KVCO，取决于 VCO 油箱中使用的元件值。本设计示例中的VCO调谐增益约为35MHz/V。

MB15E07通过SPI™兼容接口进行编程。表2给出了600MHz （MAX106）和1000MHz （MAX104）工作的寄存器/计数器设置：

表 2.建议注册 带15MHz晶体振荡器的MB07E20的设置

				600MHz	1000MHz
						fCOMPARISON				500kHz	1000kHz
Loop Bandwidth				25kHz	50kHz
R Counter				40	20
P Counter				32	32
M Counter				37	31
A Counter				16	8
SW bit				HIGH	HIGH
FC bit				HIGH	HIGH

为确保良好的高频 PC 板布局，请记住以下建议：

保持所有印刷电路板走线长度尽可能短。采用受控阻抗走线设计。

尽可能选择最小的元件尺寸，最好是0603或0402型。

使用高质量因数 （Q） 元件将 VCO 相位噪声降至最低，并最大限度地提高输出功率传输。Q 因子为 40 或更高就足够了。

谐振电路的所有元件尽可能靠近MAX2620。

将去耦电容放置在VCO附近，并直接连接到接地层。全部 V抄送连接应有自己的去耦电容。

在VCO输出和ADC时钟输入之间保持50Ω连接。

使用表 1 中的组件值建议作为起点。可能的寄生效应可能需要对某些组件值进行微调，以确保最佳性能。

实验结果

为了演示所建议的时钟电路的性能，根据建议的公式和技术设计，图2中的电路使用MAX104评估板进行设计和测试。图6显示了使用频谱分析仪测量的拟议高频、低抖动时钟的输出。振荡频率锁相在1GHz，输出电平为-2dBm。图8所示为MAX104 ADC在模拟输入频率范围内的信噪比。用 f样本= 1.0GHz 和 f在在-1dBFS下，对于47MHz至1GHz的模拟频率，SNR分别为45.5dB至10.1dB。与已知的低抖动信号发生器（HP8662A）相比，使用建议的时钟测得的SNR仅低~0.4dB。

图8.采用PLL时钟时MAX104的SNR比采用HP0A时低约4.8662dB。

审核编辑：郭婷