基于74LS194的m序列发生器设计

　　摘要：在m序列产生原理的基础上，利用2片74LS194级联及少量门电路，采用手动置数和自启动2种方法设计了2种m序列发生器电路，然后分析比较了2种电路的产生原理．最后分析了实验结果，验证了m序列的均衡性、游程分布特性及移位相加性．电路性能稳定可靠，已作为数字信号源成功应用于通信原理实验中

　　1、m序列的产生原理

　　m序列发生器是一种反馈移位型结构的电路，它由n级移位寄存器加异或反馈网络组成，其生成序列长度p＝2n－1，且只有1个冗余状态即全0状态，所以称为最长线性反馈移位寄存器序列．由于带有反馈，因此在移位脉冲作用下，移位寄存器各级的状态将不断变化，通常移位寄存器的最后一级做输出，输出序列为邀ak妖＝a0a1…an－1…

　　输出序列是一个周期序列，其特性由移位寄存器的级数、初始状态、反馈逻辑以及时钟速率（决定着输出码元的宽度）所决定．

　　当移位寄存器的级数与时钟一定时，输出序列就由移位寄存器的初始状态和反馈逻辑所完全确定．当初始状态为全零状态时，移位寄存器输出全0序列．为了避免这种情况，需设置全0排除电路。

　　2、m序列发生器的电路设计

　　2.1芯片介绍

　　本设计采用2片4级移位寄存器芯片74LS194及少量分立元件构成，74LS194的引脚及内部逻辑图如图2所示．

　　74LS194是一种典型的中规模集成移位寄存器，由4个RS触发器和一些门电路构成．它是4级双向移位寄存器，是一种功能很强的通用寄存器，其具体逻辑功能由管脚9和管脚10的S0与S1来确定．它具有并行输入、并行输出、左移、右移及保持等5个功能．其中D0，D1，D2和D3为并行数据输入端；Q0，Q1，Q2和Q3为4个触发器输出端；SR为右移串行输入端；SL为左移串行输入端；S0与S1为操作模式控制端；Cr为直接无条件清零端；CP为时钟脉冲输入端．

　　当S0S1＝00时，为状态保持；S0S1＝01为数据右移；S0S1＝10为数据左移；S0S1＝11为并行送数．74LS194功能表如表1所示

　　2.2电路设计与分析

　　要想产生周期为255的最长序列，要求m序列发生器的特征多项式必须是8次本原多项式，通过查表得到其本原多项式为x8＋x4＋x3＋x2＋1，即第8，4，3，2级参与反馈经异或后送入第1级．所设计的8级m序列发生器原理方框图如图3所示．

　　依据上述原理，设计了2种产生电路，分别如图4和图5所示．

　　方案1：通过手动置数右移产生m序列．

　　方案2：利用全0状态重新置数从而实现自启动

　　方案1的电路设计如图4所示．当电路处于全0状态时，采用此方法设计的m序列发生器不具有自启动特性．为了使电路启动，可以断开开关S1，将74LS194的工作方式控制端S1置高电平，这时S1和S0均为高电平，即S1S0＝11，74LS194处于置数状态，把输入端的初始状态10000000置到输出端．然后再闭合开关S1，使74LS194的工作方式控制端S1处于低电平状态．这时工作方式控制端S1与S0分别为低电平和高电平，即S1S0＝01，74LS194处于右移状态，在时钟作用下通过不断移位产生m序列．

　　当初始状态为全零状态时，移位寄存器输出全0序列．为了避免这种情况，需设置全0排除电路．方案2的电路设计如图5所示．利用全0状态重新置数从而实现自启动．当电路处于全0状态时，通过或门和非门电路的作用，S1置高电平，这时候S1和S0均为高电平，即S1S0＝11，74LS194处于置数状态，自动把输入端的初始状态01000000置到输出端．通过或门和非门电路的作用，使S1处于低电平状态，即S1S0＝01，74LS194处于右移状态，在时钟作用下通过不断移位产生m序列．

　　比较2种方案，通过设置工作方式控制端使之右移都能产生长度为255的m序列．方案1的电路设计简单，只需手动置数就能产生m序列；方案2的电路设计较方案1复杂，但它能在全0状态下自启动，电路性能稳定。