五人表决器电路设计方案汇总（五款模拟电路逻辑图及原理图详解）

本文为大家带来五款五人表决器电路设计方案。

五人表决器电路设计方案一：基于74LS151设计的五人表决器电路

系统原理

五人表决器，只要赞成人数大于或等于三，则表决通过。因此，只需将每位表决人的结果相加，判断结果值。设五个开关A、B、C、D、E作为表决器的五个输入变量，输入变量为逻辑“1”时，表示表决者“赞成”，红灯亮；输入变量为“0”时，表示表决者“不赞成”，红灯不亮；输出逻辑“1”时，表示表决“通过”，绿灯亮；输出逻辑“0”时，表示表决“不通过”，绿灯不亮；当表决器的五个输入变量中有3个以上（含3个）为“1”时，则表决器输出为“1”，此时绿灯就亮了。

真值表

如果绿灯亮了，则表示表决通过，若绿灯不亮了，表示不通过。

电路设计

原理图

五人表决器电路设计方案二：verilog 五人表决器

程序设计

module vote5（a，b，c，d，e，f）;

input a，b，c，d，e;

output f; reg f;

reg［2:0］ count1;

initial count1=0;

always@（a，b，c，d，e）

begin

count1《=a+b+c+d+e;

f=count1《3？0:1;

end

endmodule

测试程序

module test;

reg a;

reg b;

reg c;

reg d;

reg e;

wire f;

vote5 uut （

.a（a），

.b（b），

.c（c），

.d（d），

.e（e），

.f（f） ）;

initial begin

a = 0;

b = 0;

c = 0;

d = 0;

e = 0;

#100

a = 1;

b = 0;

c = 0;

d = 0;

e = 0;

#100

a = 1;

b = 1;

c = 0;

d = 0;

e = 0;

#100

a = 1;

b = 1;

c = 1;

d = 0;

e = 0;

#100

a = 1;

b = 1;

c = 1;

d = 1;

e = 0;

#100

a = 1;

b = 1;

c = 1;

d = 1;

e = 1;

end

endmodule

仿真图