- Cortex-M3内核的异常处理机制及其新技术研究

　　3.1 处理器响应单个异常

CortexM3和ARM7异常处理过程如图5所示。

图5 CortexM3和ARM7异常处理过程

ARM7处理器的异常开销：

CortexM3处理器的异常开销：

其中，TARM7为ARM7处理异常的时间开销；TARM7_PUSH和TARM7_POP为ARM7进行压栈和出栈的操作时间；TCoretxM3为CortexM3处理异常的时间开销；TM3_PUSH和TM3_POP为CortexM3进行压栈和出栈的操作时间。

可见，由于采用处理器状态硬件保存，CortexM3处理器少用了18周期，节省了42.8%的异常开销。

3.2 处理器响应迟到异常

CortexM3和ARM7在处理迟到高优先级异常时的差异如图6所示。

当IRQ2正在为执行ISR2保存处理器状态时，迟到了一个优先级更高的异常IRQ1.这时ARM7继续进行压栈操作。在压栈操作完成后，ARM7继续为执行ISR1进行压栈操作，然后执行ISR1.其实，两次压栈操作所保存的内容是一样的。因此，CortexM3对这个阶段的操作进行了优化，引进了迟到异常技术，只进行一次的压栈操作。并且在ISR1执行完成之后，CortexM3没有进行出栈操作，而是通过一个6周期的尾链，直接进入ISR2的执行。

图6 NVIC对迟到的具有更高优先级异常的响应

在上面的例子中，ARM7处理器的异常开销：

CortexM3处理器的异常开销：

其中，TARM7_later和TM3_later分别为ARM7和CortexM3处理迟到异常所用的时间开销；Ttailchaining为CortexM3处理尾链所用的时间。

通过计算可以看出，CortexM3少用了44周期，节省65%的异常开销。

3.3 处理器处理backtoback异常

若一个新的异常在上一个异常寄存器出栈时到来，ARM7和CortexM3的处理方式也有很大不同。CortexM3和ARM7在处理 backtoback异常时的差异如图7所示。ARM7继续当前的出栈操作，在出栈操作完成后，处理器为执行ISR2进行压栈操作，然后执行 ISR2.其实，这时候处理器出栈和压栈的内容是一致的。CortexM3同样优化了这个阶段的操作，引进了尾链机制。当IRQ2到来时，CortexM3立即中止已经进行了8个周期的出栈操作，转而进行尾链操作，然后执行ISR2.

图7 NVIC抢占出栈

在处理backtoback异常时，ARM7处理器用在ISR1到ISR2转换的异常开销：

CortexM3处理器用在ISR1到ISR2转换的异常开销：

其中，TARM_btb和TM3_btb分别为ARM7和CortexM3处理backtoback异常转换所用的时间开销；Tcancel为发生尾链时CortexM3已用于状态恢复的时间。

通过计算可以看出，CortexM3少用了28周期。其实，CortexM3处理器用在ISR1到ISR2转换的异常开销最低可以优化到只用6个周期， 这样就极大地提高了backtoback异常的响应能力。

　　结语

本文阐述了CortexM3处理器的异常处理机制。通过和ARM7进行比较，量化分析了CortexM3在异常处理方面的优势，对工程师使用CortexM3的异常处理会有一定参考和帮助。

 

 

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