主要模块设计与仿真 - 基于FPGA的高速流水线浮点乘法器设计与实现

　　3 主要模块设计与仿真

　　3.1 指数处理模块（E_Adder）设计

　　32位浮点数格式如文献【2】中定义。由前述可知，浮点乘法的主要过程是两个尾数相 乘，同时并行处理指数相加及溢出检测。对于32位的浮点乘法器而言，其指数为8位，因而 本设计采用带进位输出的8位超前进位加法器完成指数相加、去偏移等操作，具体过程如下。

　　E_Adder 模块负责完成浮点乘法器运算中指数域的求和运算，如下式所示：

　　

　　其中，E［8］为MSB 位产生的进位。Bias=127 是IEEE754 标准中定义的指数偏移值。 Normalization 完成规格化操作，因为指数求和结果与尾数相乘结果有关。在本次设计中，通 过选择的方法，几乎可以在Normalization 标志产生后立刻获得积的指数部分，使E_Adder 不处于关键路径。

　　本设计收集三级进位信号，配合尾数相乘单元的 Normalization 信号，对计算结果进行 规格化处理，并决定是否输出无穷大、无穷小或正常值。

　　根据 E_Adder 的时序仿真视图，可看出设计完全符合应用需求。

　　3.2 改进的Booth 编码器设计

　　由于整个乘法器的延迟主要决定于相加的部分积个数，因此必须减少部分积的数目才能 进而缩短整个乘法器的运算延迟。本设计采用基4 布思编码器，使得部分积减少到13 个， 并对传统的编码方案进行改进。编码算法如表1 所示。

　　

　　由于 FPGA 具有丰富的与、或门资源，使得该方法在保证速度和准确性的前提下，充分 利用了FPGA 内部资源，节省了面积，同时符合低功耗的要求。

　　3.3 部分积产生与压缩结构设计

　　3.3.1 部分积产生结构

　　根据布思编码器输出结果，部分积产生遵循以下公式【4】：

　　

　　其中，PPi 为部分积；Ai 为被乘数。经过隐藏位和符号位的扩展后，26 位的被乘数尾数将产 生13 个部分积。在浮点乘法器中，尾数运算采用的是二进制补码运算。因此，当NEG=1 时要在部分积的最低位加1，因为PPi 只完成了取反操作。而为了加强设计的并行性，部分 积最低位加1 操作在部分积压缩结构中实现。另外，为了完成有符号数相加，需对部分积的 符号位进行扩展，其结果如图4 所示。13 个部分积中，除第一个部分积是29 位以外，其余 部分积扩展为32 位。其中，第一个部分积包括3 位符号扩展位“SSS”，第2 至13 个部分 积的符号扩展位为“SS”，加一操作位为“NN”，遵循如下公式：

　　

　　其中，i 为部分积的行数，sign（i）为第i 行部分积的符号。