电子工程师经验：FPGA设计风格须知

　　电子发烧友网【整理】：在进行FPGA设计时，有很多需要我们注意的地方。具有好的设计风格才能做出好的设计产品，这一点是毋庸置疑的。那么，接下来，小编就带大家一起来看看，再进行FPGA设计时，我们都要注意哪些呢?

　　一.命名风格：

　　1不要用关键字做信号名;

　　2不要在中用VERILOG关键字做信号名;

　　3命名信号用含义;

　　4命名I/O口用尽量短的名字;

　　5不要把信号用高和低的情况混合命名;

　　6信号的第一个字母必须是A-Z是一个规则;

　　7使模块名、实例名和文件名相同;

　　二.编码风格

　　记住，一个好的代码是其他人可以很容易阅读和理解的。

　　1尽可能多的增加说明语句;

　　2在一个设计中固定编码格式和统一所有的模块，根从项目领导者定义的格式;

　　3把全部设计分成适合数量的不同的模块或实体;

　　4在一个always/process中的所有信号必须相关;

　　5不要用关键字或一些经常被用来安全综合的语法;

　　6不要用复杂逻辑;

　　7在一个if语句中的所有条件必须相关;

　　三.设计风格

　　1强烈建议用同步设计;

　　2在设计时总是记住时序问题;

　　3在一个设计开始就要考虑到地电平或高电平复位、同步或异步复位、上升沿或下降沿触发等问题，在所有模块中都要遵守它;

　　4在不同的情况下用if和case;

　　5在锁存一个信号或总线时要小心;

　　6确信所有寄存器的输出信号能够被复位/置位;

　　7永远不要再写入之前读取任何内部存储器(如SRAM)

　　8从一个时钟到另一个不同的时钟传输数据时用数据缓冲，他工作像一个双时钟FIFO;

　　9在VHDL中二维数组可以使用，它是非常有用的。在VERILOG中他仅仅可以使用在测试模块中，不能被综合;

　　10遵守register-in register-out规则;

　　11像synopsys的DC的综合工具是非常稳定的，任何bugs都不会从综合工具中产生;

　　12确保FPGA版本与ASIC的版本尽可能的相似，特别是SRAM类型，若版本一致是最理想的;

　　13在嵌入式存储器中使用BIST;

　　14虚单元和一些修正电路是必需的;

　　15一些简单的测试电路也是需要的，经常在一个芯片中有许多测试模块;