设计风格第16条 - 电子工程师经验：FPGA设计风格须知

　　16除非低功耗不要用门控时钟;

　　17不要依靠脚本来保证设计。但是在脚本中的一些好的约束能够起到更好的性能(例如前向加法器);

　　18如果时间充裕，通过时钟做一个多锁存器来取代用MUX;

　　19不要用内部tri-state, ASIC需要总线保持器来处理内部tri-state;

　　20在top level中作pad insertion;

　　21选择pad时要小心(如上拉能力，施密特触发器，5伏耐压等);

　　22小心由时钟偏差引起的问题;

　　23不要试着产生半周期信号;

　　24如果有很多函数要修正，请一个一个地作，修正一个函数检查一个函数;

　　25在一个计算等式中排列每个信号的位数是一个好习惯，即使综合工具能做;

　　26不要使用HDL提供的除法器;

　　27削减不必要的时钟。它会在设计和布局中引起很多麻烦，大多数FPGA有1-4个专门的时钟通道;

　　四.严格遵守
 

　　1、 禁止使用时钟或复位信号作数据或使能信号，也不能用数据信号作为时钟或复位信号，否则HDL 综合时会出现时序验证问题。

　　2、 同一个模块中不建议同时使用上升沿和下降沿两种边沿触发方式

　　3、 复位后，确保所有的寄存器必须被初始化，防止出现不可预测的状态

　　4、 严禁模块内部使用三态、双向信号

　　在内部由于需要，要使用双向信号时，如某sdram接口模块有：inout sdram_bus，可以在顶层模块中对此总线做拆分处理，分别为：sdram_in, sdram_out, sdram_en三个信号控制, 并在顶层进行双向总线建模，如下示例代码(13)：

　　assign sdram_in = sdram_bus;

　　assign sdram_bus = (sdram_en == 1’b1) ? sdram_out : ‘bz;

　　示例代码13 双向总线建模

　　5、 可综合版本严禁使用延时单元(如： test_r <= #5 test)，清楚其他不可综合的系统任务，如：读写文件

　　6、 建议时序逻辑中建议一致使用非阻塞赋值，组合逻辑中一致使用阻塞赋值

　　7、 在组合逻辑进程中，其敏感向量表中要包含所有要读取的信号，防止仿真与综合结果不一致，如示例代码(14)

　　always @ (a or c) always @ (a or b or c)

　　begin begin

　　d1 = a & c; d1 = a & c;

　　d2 = b | c; d2 = b | c;

　　end end

　　糟糕的风格 良好的风格

　　此例的糟糕风格代码中，仿真模型中过程快只对数据a、c敏感，而忽略了b，但在综合模型中综合结果是对a、b、c都敏感的，两者的差异会导致仿真结果与综合结果有可能不一致。分析如下:

　　当数据c与a、b同步(有固定的相位差)，且c的变化频率平稳且大于或等于a、b时则仿真结果与综合结果是一致的，否则，就会造成仿真结果的错误，误导我们对设计做出错误的判断

　　8、 代码中避免使用*、/等复杂的数学运算，在运算双目中数据较大时，速度就会很慢，导致关键路径，因而一般采用定制内核方式，实现上述的复杂运算。

　　9、 一个过程块中只包括相关信号的操作，如示例代码(15)

　　always @ () always @ ()

　　begin begin

　　//... //...

　　test1 <= test0; test1 <= test0;

　　test3 <= test2; end

　　end always @ ()

　　begin

　　//...

　　test3 <= test2;

　　end

　　糟糕的风格 良好的风格

　　10、 在FPAG中，所有时钟，以及高负载信号应约束到全局时钟管脚

　　11、 在FPAG中，禁止使用门控时钟(示例代码16)、行波时钟

　　assign clk50m_ctl = clk_50m_en & clk50m;或

　　always @ (posedge clk50m)

　　begin

　　clk50m_ctl <= clk_50m_en & clk50m;

　　end

　　示例代码16 门控时钟

　　12、 在FPGA中如果需要对时钟分频，必须采用 FPGA自带PLL(Altera)/DLL(Xilinx)进行分频

　　13、 禁止在例化时的端口连接上使用组合逻辑

　　14、 所有pin脚输入数据必须经过一级寄存，滤除毛刺，确保数据的稳定性以及保证建立时间(Tst)

　　15、 所有pin脚输出数据必须经过一级寄存，确保下游器件的数据保持时间Th顶层只允许存在例化，不允许有功能代码