硬件加速器 - Nios II嵌入式软处理器提升系统性能方式详解

　　方式3：硬件加速器

　　将C语言子程序转换为硬件加速器，自动加速软件实现，不用提高时钟频率和功耗便能够提升性能。在Nios II 处理器中，使用Nios II C语言至硬件（C2H）加速编译器，简单地“右键单击加速”性能关键的功能，从而不用手动生成Verilog或者VHDL加速器，节省了时间和投入（参见图3）。

　　硬件加速器是由Nios II C语言至硬件加速（C2H）编译器自动生成的逻辑模块，也可以是手动设计用于从系统处理器中卸载某些任务的逻辑模块。很多数学运算在硬件中实现时，要比软件实现更快，效率更高。SOPC Builder和AvalonTM交换架构支持使用硬件加速器来提升Nios II处理器软件的性能。与其他方法相比，硬件加速器能够：使用主存储器和其他系统资源，这些资源具有全流水线和存储器延时匹配主机端口，支持非常高的存储器带宽；由CPU通过从机端口进行控制；具有软件打包器功能，由CPU进行控制，在工具链中替代了最初的C代码。

　　图3显示了一个典型的硬件加速器，它含有两个连接至Avalon交换架构的的主机端口（读和写）。加速器使用直接存储器访问（DMA）组件来执行总线读和写操作，它提供控制端口以便处理器进行控制。最后，在中心位置，加速器逻辑是计算指定算法的引擎。

图3硬件加速实例

　　如果您使用Nios II C2H编译器，会自动产生所有这些组件，并集成到您的系统中。

　　硬件加速器为Altera FPGA增加了强大的功能，它作为复杂多周期协处理器来实现，可以流水线访问系统中的所有存储器和外设。它们可以使用FPGA资源（例如，片内存储器和硬核宏乘法器）来实现本地存储器缓冲以及乘法累加（MAC）电路。它们能够根据需要尽可能多的使用主机端口，启动读写操作，访问系统中的所有I/O引脚。很多Nios II开发人员发现，硬件加速器是提升软件代码性能最好的方法，能够充分发挥Altera® FPGA高性能体系结构的优势。

　　详细了解【 Nios II C2H编译器 】

　　方式4：可配置高速缓冲和紧耦合存储器

　　调整处理器指令或者数据缓冲的大小，以满足您应用的性能要求。为了在Nios II 处理器中能够快速访问经常使用的例程，加入了4个紧耦合存储器，避免了缓存丢失的代价，实现了类似缓存的访问功能。

　　阅读【 Nios II 软件开发人员手册中的缓存和紧耦合存储器部分  】

　　下载【 使用 Nios II 紧耦合存储器教程  】