通信协议 - 基于FPGA灵活的重配置功能对PROM进行程序升级的方案

表2中，0xFD、0x55为帧头；指令类型0x02表示该指令为数据传送指令，其他指令类型在此不赘述；数据长度表示该帧数据的数据区中包含的数据字节个数，数据区字节个数可变，数据长度0x00~0xFF表示数据区中实际数据个数0~255个；校验和为数据区中所有数据（0~255个）的累加和。

由于传送的文件为“.hex”纯数据文件，文件中仅包含A~F、a~f、0~9等三类字符，对应十六进制数据分别为0x41~0x46，0x61~0x66，0x30~0x39，可确保帧头数据0xFD、0x55在整个数据帧中的唯一性，接收方可依此作为判断每帧数据起始的依据。

2.3 接口实现

FPGA和PROM、JTAG的具体连接关系见图2。

图2中，JTAG1下载口用于对FPGA进行在线调试和仿真，JTAG2下载口用于对PROM进行程序烧写。 FPGA的4个I/O口连接到JTAG2链，在对PROM芯片进行程序烧写时，I/O 1~I/O 4为高阻态，编程器通过JTAG2口对PROM进行程序烧写。烧写完成后，FPGA执行程序，此程序中嵌入了对PROM的在线升级功能，在需要对PROM芯片进行在线升级时，I/O 1~I/O 4则分别模拟TCK、TMS、TDI、TDO管脚，由FPGA内部逻辑实现JTAG时序控制功能，对PROM进行擦除、编程、校验等操作，完成PROM的程序升级。

2.4 模块组成

FPGA内部由3个模块组成，分别为422通信模块、中心控制模块、JTAG时序控制模块，组成图见图3。

422模块与测控台进行数据交互，接收测控台发送的程序数据，并回复相应的状态信息到测控台。JTAG模块用于生成边界扫描控制时序，对PROM进行擦除、编程和校验等相关操作。控制模块用于对422模块和JTAG模块进行协调控制，对422模块接收到的数据进行校验，并判断JTAG模块当前的运行状态后，按照自定义的握手协议将数据发送到JTAG模块，同时将JTAG模块回复的信息反馈到422模块。

2.5 模块通信时序设计

控制模块与JTAG模块的连接见图4。

图4中，重要信号说明如下：

EPV_CTRL：启动擦除、编程、校验操作；

RDY：准备好信号，JTAG模块准备好接收数据；

LOAD：握手信号，收到RDY为高将LOAD置高表示数据已就绪。

以上信号均为高有效，通信时序见图5。

图5中，控制模块将EPV_CTRL信号置高，等待RDY信号有效，当检测到RDY信号为高后，将LOAD信号置高，同时将数据放在DATA线上，下一个CLK周期检测到RDY变为低，则延迟一个周期，在下下个周期将LOAD信号置低，LOAD信号和DATA线上数据至少保持2个CLK周期(注：DATA数据线上传送的第一个字节为CRC校验值，相关说明见2.8节)。

2.6 JTAG模块设计

下面重点介绍JTAG模块的实现原理。

该模块的主要功能是对PROM器件进行擦除、编程和校验操作，每个步骤都是一些必要的指令序列去控制PROM执行相应的动作。例如对PROM进行擦除操作，需要首先发送指令将PROM置为ISP模式，然后发送擦除指令，指定需要擦除的块（BLOCK），擦除开始后，监测是否有错误发生，直到擦除结束。

JTAG模块发送特定的指令去控制PROM，实现不同的操作。指令的发送时序遵循IEEE1194.1边界扫描协议。边界扫描协议最初是用于对芯片进行测试的，通过在芯片内部定义一个测试访问口(Test Access Port，TAP)，以及专用的JTAG测试工具对内部节点进行测试，JTAG测试允许将多个器件串联在一起，形成一个JTAG链，实现对各个器件的分别测试。现今，JTAG接口也常用于实现在线编程（In-System Programming，ISP），对Flash等器件进行编程。

完整的JTAG处理链由JTAG寄存器和TAP控制器组成[5]。JTAG寄存器包含了边界扫描需要的所有指令。TAP控制器主要包含一个状态机，对控制PROM编程需要的每个必要的步骤进行编码， TCK上升沿时刻TMS的状态值决定状态机的跳转流程，包括数据入数据寄存器的流程和指令入指令寄存器的流程。相关的状态转换原理可参阅参考文献[5]，此不赘述。

2.7 编程操作

对PROM的编程包含擦除、编程、校验3个步骤。

(1)擦除： 控制模块将EPV_CTRL置高， JTAG模块擦除整片PROM，并读取PROM的状态，检查完成状态或错误状态，完成擦除后，在下一个CLK时钟上升沿将RDY置高，并进入编程流程。如擦除过程中有错误发生，ERROR被置高，控制模块必须通过RST复位JTAG模块，并将EPV_CTRL置高，再次尝试擦除操作。

(2)编程：擦除操作成功后，JTAG模块将RDY置高，表示该模块已经准备好接收编程数据，控制模块将LOAD置高，同时把数据送到DATA线上，同一个时钟的下降沿，JTAG模块锁存数据，下一个时钟上升沿，JTAG模块将RDY置低，再下一个时钟上升沿，控制模块将LOAD置低。因JTAG模块需要将数据按位串行移到PROM，所以控制模块发完数据后，至少需要等8个周期才能发送下一字节数据，发送新的数据前需要首先监控RDY信号的状态。

控制模块每发送完256 bit的数据后，PROM对这些数据进行Flash编程，约需15 μs，控制模块需要延迟等待。在编程期间，模块监测PROM的状态查看是否有问题发生，控制模块发送完所有的数据到JTAG模块后，将EPV_CTRL置低，JTAG模块将最后256 bit的数据传送到PROM，若没有错误，进入校验操作。

(3)校验：控制模块将EPV_CTRL置低后，JTAG模块将最后一批数据发送到PROM，开始进入校验流程，JTAG模块读取PROM中的所有数据对数据进行8 bit CRC校验，并与.hex文件的CRC校验值进行比较，如果不相等，将ERROR置高，DONE保持低，如果相等，则DONE置高，所有连接到JTAG口的I/O管脚高阻态，校验结束。

2.8 数据校验

为保证烧写过程的可靠性及抗干扰性，必须对烧写数据进行校验，校验措施如下：

(1)在设备与地面测控台的422通信帧尾加入校验字，对每帧数据进行累加和校验，保证帧数据的完整性及正确性；

(2)由于生成的.hex文件为纯配置数据，不包含文件的校验信息，为保证烧写过程的完整性，对整个文件进行数据校验，在.hex文件头插入该数据文件所有字节的CRC8校验值，在烧写完成后，将PROM中的数据全部读出并进行CRC8校验运算，若与文件头的CRC8校验值相等，则表明烧写操作成功。

3 设计注意要点

图2中FPGA的I/O口与PROM在同一个JTAG链，在进行程序升级时，此JTAG链（JTAG2）不能连接编程器。

本方案中对PROM的内容进行更新是从地址0顺序进行的，此更新并不改变PROM内部的设置寄存器（setup registers）的值，仅改变PROM中数据区的内容。

4 结论

本文基于FPGA灵活的重配置功能，提出了一种对PROM进行程序升级的方案，该方案简单高效，所有功能均在FPGA内部实现，硬件上仅需要使用FPGA的4个I/O口去模拟JTAG接口时序，实现对PROM内部的数据更新。另外，通信过程中的帧校验及CRC校验，确保了数据的正确性及高可靠性。目前该方案已成功应用到系列产品上。