双DSP并行处理 - 基于双处理器系统的图形生成电路实现方法

未来日益提高的显示器画面分辨率和显示实时性的需求，使得单个DSP在进行高分辨率的画面图形绘制时难以满足要求。因此，采用双DSP或者多个DSP进行作图任务分工，协同并行处理是满足这一需求的有效途径。

双DSP的作图画面选择典型的EFIS画面，包括天地球和全罗盘显示内容。为了实现双DSP并行作图计算和同步显示，需实现基于Linkport通信的任务分配和任务同步的策略。双DSP之间任务分配的合理程度直接影响着双DSP共同作图的总的计算时间，而双DSP计算结果的最终合成以及同步显示则直接影响着显示器画面的显示效果。

3.1 任务分配策略

双DSP任务分配是以对所绘制画面的合理功能模块划分为基础的。根据典型画面软件模块组成，在进行双DSP的任务分配时，首先将典型画面分割成如下若干个绘图模块单元，如图8所示。

 

根据以上绘图单元的划分方式，在进行双DSP绘图时，分别采用了以下几种任务分配方法：

(1)DSP1（主DSP）绘制全部画面，DSP2（从DSP）空闲；

(2)DSP2（从DSP）绘制画面单元2（全罗盘），DSP1（主DSP）绘制其余全部画面；

(3)DSP2（从DSP）绘制画面单元2（全罗盘）和画面单元6（气压高度），DSP1（主DSP）绘制其余全部画面；

(4)DSP2（从DSP）绘制画面单元2（全罗盘）和画面单元3（静态背景画面），DSP1（主DSP）绘制其余全部画面；

(5)DSP2（从DSP）绘制画面单元2（全罗盘）和画面单元5（信息框文字），DSP1（主DSP）绘制其余全部画面；

(6)DSP2（从DSP）绘制画面单元2（全罗盘）、画面单元5（信息框文字）、画面单元4（顶部文字菜单），DSP1（主DSP）绘制其余全部画面；

(7)DSP2（从DSP）绘制画面单元2（全罗盘）、画面单元6（气压高度）、画面单元5（信息框文字）、画面单元4（顶部文字菜单），DSP1（主DSP）绘制其余全部画面。

3.2 系统同步策略

每帧画面计算显示之初，主DSP（DSP1）首先将画图任务分配结果发送给从DSP（DSP2），然后二者同时进行作图计算，DSP1的作图结果直接写入显存SDRAM，DSP2的作图计算结果暂时保存在内存缓冲区中，待作图完成后，通过LinkPort端口采用DMA方式发送给DSP1。DSP1收到DSP2的作图计算结果后，将计算结果写入SDRAM，然后通过改变通用输入输出引脚FLAG0的输出状态通知FPGA进行显存的刷新。

为了保证两个DSP的作图结果可以同步显示，主DSP在完成作图任务并将结果写入SDRAM后，必须等待接收从DSP的作图结果，确认收到后，才翻转FLAG0的状态开始启动画面显示，这样就可以保证DSP1和DSP2的画面可以同步显示。

3.3 软件设计流程

DSP1作为系统主DSP，首先需要通过判读通用输入输出引脚FLAG1的输入状态来确认FPGA已经完成SDRAM显存的刷新，然后才启动LinkDMA将预先分配好的任务发送给DSP2。DSP1发送完成后开始作图，DSP2接收到任务后也同时开始作图。待DSP1作图完成后，如果DSP2也已经作图完成并且已经将作图结果发回，则DSP1直接将数据写入显存，写完后将FLAG0的输出状态翻转使FPGA进入操作状态。双DSP并行图形处理与同步显示软件的流程图如图9所示。

 

图10为DSP1和DSP2在任务执行时时间分配的示意图。在软件执行过程中，DSP2任务分配的多少将会影响整幅画面的处理时间。如果DSP2的任务分配过少，主要的处理工作都由主DSP1完成，则系统总的处理时间减少并不明显；但如果DSP2任务分配过多，在DSP1完成作图任务后DSP2仍未完成，则DSP1的等待时间也会拉长画面整个处理时间。合理的任务分配应该使得DSP2在完成作图计算并将计算结果发回后，DSP1也正好画面处理结束，这时整幅画面的作图处理时间最短，作图效率最高。

 

实际应用时由于受到作图任务的限制，两个DSP的任务分配难以达到理想状态，但应该尽量保证二者时间上的并发性，以减少总的作图时间。

4 能效测算

在绘制1 024×768分辨率的典型画面时，两个DSP的系统输入时钟为125 MHz，内核时钟均为500 MHz。链路口时钟、SDRAM输入时钟均为125 MHz。