- 基于单片机与FPGA的总线接口逻辑设计

通过对MCS51单片机总线读/写时序的分析，可以在FPGA/CPLD中设计一个总线接口模块，实现单片机三总线信号的编码。由于在总线应用时，MCS51单片机的P0口是作为地址/数据总线分时复用的，因此应在总线接口模块中设计一个三态缓冲器，实现P0口的三态接口；又因为MCS51单片机在访问外部空间时，它的地址为16位，因此借助地址锁存使能信号ALE在FPGA/CPLD中实现高8位与低8位地址的编码，组合成16位地址，然后再根据MCS51单片机的读/写信号，实现对FPGA/CPLD的读写操作。

2.2　总线接口设计

通过对MCS51单片机总线读/写时序的分析，设计了图4所示的接口电路。在FPGA/CPLD中，设计了两个模块：一个是总线接口模块，负责单片机与FPGA/CPLD的总线接口逻辑；另一个是寄存器单元及外部接口模块，运用总线接口模块来操作此模块。

 

图4　MCS51单片机与FPGA/CPLD总线接口框图

图中整个总线接口逻辑模块将MCS51单片机的三总线信号编码成5个信号输出：16位地址信号addr16、读使能信号RD_EN、写使能信号WR_EN、数据输出信号Din及数据输入信号Dout。

在总线接口模块中，又分为3个小模块：三态缓冲模块、锁存器模块及编码模块。三态缓冲模块实现与单片机P0口接口；锁存器模块利用ALE信号锁存单片机输出的低8位地址。利用其下降沿将低8位地址锁存于FPGA/CPLD中的地址锁存器（address latch）中；当ALE将低8位地址通过P0及三态缓冲器锁存的同时，高8位地址已稳定建立于P2口；通过编码模块将高8位与低8位地址组合成16位地址addr16。同时根据单片机的读/写控制信号编码成RD_EN与WR_EN使能信号。

若需从FPGA/CPLD中读出数据，单片机则通过指令“MOVXA，@DPTR”使RD信号为低电平，使能RD_EN信号，由P0口将图中地址addr16所指单元的数据读入累加器A；但若将累加器A的数据写进FPGA/CPLD中，单片机则需通过指令“MOVX @DPTR，A”和写允许信号WR。这时，DPTR中的高8位和低8位数据作为高、低8位地址分别向P2和P0口输出，然后经ALE信号下降沿锁存，产生16位地址addr16。再由WR的低电平使能WR_EN信号，将累加器A的数据经P0口及三态缓冲器写入图中16位地址addr16所对应的单元中。实现单片机对FPGA/CPLD的读/写操作。

2.3　接口VHDL实现及仿真

在总线接口设计中，采用VHDL语言实现其接口逻辑。用VHDL编写接口程序，往往会很方便，但在编写时却要注意读完数据时，要把数据总线释放掉以免造成总线冲突。其源程序如下：
－FPGA/CPLD内部寄存器地址定义
libraryIEEE;
useIEEE.STD_LOGIC_1164.all;
PACKAGEInterfaceIS
CONSTANT ADDR_REG1 :STD_LOGIC_VECTOR(15 DOWNTO 0):=X"FFF1";
CONSTANT ADDR_REG2 :STD_LOGIC_VECTOR(15 DOWNTO 0):=X"FFF2";
CONSTANT ADDR_REG3 :STD_LOGIC_VECTOR(15 DOWNTO 0):=X"FFF3";
CONSTANT ADDR_REG4 :STD_LOGIC_VECTOR(15 DOWNTO 0):=X"FFF4";
ENDInterface;
－FPGA/CPLD读/写操作
library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.std_logic_arith.all;
use IEEE.std_logic_unsigned.all;
use work.Interface.all;
entity MCS51_FPGA is
port (
P0 : inout STD_LOGIC_VECTOR (7 downto 0);
P2 : inSTD_LOGIC_VECTOR (7 downto 0);
ALE: inSTD_LOGIC;
WR : inSTD_LOGIC;
RD : inSTD_LOGIC;
LED: outSTD_LOGIC_VECTOR (2 downto 0)
);
end MCS51_FPGA;
ArchitectureC51_FPGA_BUS OF MCS51_FPGA IS
－16位地址
signalC51_Addr16 : STD_LOGIC_VECTOR(15 downto 0);
－内部寄存器
signal Data: STD_LOGIC_VECTOR (31 downto 0);
－WR/RD 使能
signalWR_EN:STD_LOGIC;
signalRD_EN:STD_LOGIC;
Begin
－地址锁存
Address_p:process(ALE)
begin
if ALE′event and ALE='0' and ALE'LAST_VALUE='1' then
C51_Addr16<=P2&P0;
end if;
end process;
－WR/RD 使能
WR_EN<= (WR AND RD) OR WR;
RD_EN<= (WR AND RD) ORRD;
－读FPGA内部寄存器
P0 <=
Data(7 downto 0)when C51_Addr16=ADDR_REG1 and RD_EN ='0'ELSE
Data(15 downto 8) when C51_Addr16=ADDR_REG2 and RD_EN ='0'ELSE
Data(23 downto 16)when C51_Addr16=ADDR_REG3 and RD_EN ='0'ELSE
Data(31 downto 24)when C51_Addr16=ADDR_REG4 and RD_EN ='0'ELSE
"ZZZZZZZZ"; 在未读时释放总线，实现总线的三态
－写FPGA内部寄存器
C51_Write_FPGA:process(WR_EN)
begin
IF WR'EVENT and WR'LAST_VALUE='1' and WR_EN ='0' THEN
CASE C51_Addr16 IS
when ADDR_REG1=>Data(7 downto 0)<=P0;
when ADDR_REG2=>Data(15 downto 8)<=P0;
when ADDR_REG3=>Data(23 downto 16)<=P0;
when ADDR_REG4=>Data(31 downto 24)<=P0;
when OTHERS=>NULL;
END CASE;
END IF;
END　process;
－LED控制
LED<=Data(2 downto 0);
END C51_FPGA_BUS;