- 菜鸟的武器（ISE开发使用）

generate Programming file 这是生成运行文件。可以直接双击这一步，这样上面介绍的都会自动运行，也可以一步一步的双击运行。在FPGA开发中。这些过程完成后，生成的是。bit文件。在CPLD开发中这步

生成的是。jed文件。所以在进行CPLD开发的菜鸟们就不要苦苦的寻求。bit文件啦。configure target device 点开可以看到下载项，把写好的逻辑下载到FPGA中。analyze design using chipscop是运行

chipscop进行逻辑分析。小伙伴们可以现查有关的知识，也可以等我写有关chipscop的武器教程。

跑到图片下面来，不要跟丢哦。console 在你进行编译等过程中进展情况的显示，如果你有两个屏幕，这个最好放大放在一个屏幕上，所有的错误信息和警告全靠他了。

errors，和warnings这个就不用说了吧。如果你的代码出现错误，一定要在console窗口下反复看错误提示和警告提示。英语差的小伙伴多努力哟。后续有时间会介绍错误与解决办法的集锦。

上面图片上的代码是我随便写的，不要深究呀。

8，仿真操作。

代码写好后可以进行仿真，仿真的工具也有很多。这里简单介绍一下ise内置的。点击simulation，进到这个窗口，右键你的代码文件，ise14，新建。我去又是这个界面。选verilog test fixture。

设置个名字就行了。如果用VHDL。无比聪明的你还需要我告诉你选VHDL test 。。。吗。一般情况下，你的代码量不是很大，测试文件会自动的完整的生成。如果代码量很大，这里只会生成一个简单的框架。

不用怕同志们，对于菜鸟一时半会遇不到这个问题。

9. 武器总结。

有关代码书写，仿真代码的设计，其他工具的使用，以后会一一介绍。在此期间希望同为菜鸟的小伙伴们，多多动脑，自己思考。FPGA成神之路中，学会思考是必须必须具备的哦。

武器使用心得可以交流哦。