- FPGA设计的基本原则、技巧与时序电路设计

如果用clk'event and clk=十，clk就 是信号名称，event是VHDL的一个属性，规定了信号值的变化，那么CLK等 于1意味着正沿触发。clk'event and clk=1，信号的名称是clk，event表 示信号的数值需要有一个变化，等于1表示正沿触发，是沿触发的语句，综合出来是触发器、寄存器的推论。

移位寄存器

这里的描述是IF的异步清除CLK等于1的 时候,Q全置0,然后上升沿到达以后，如果使能等于1，Q等 于Q的低七位挪到高七位，补充一个入信号，是一个左移，移位寄存器是并行出，串行入，异步的清除和使能左移，如果增加和移去同 步控制，在这个方式出现移动，这个语句里头信号只是表示高七位和进来的信号组合成一个八位的信号。

基本的计数器

基本的计数器主要有带时钟使能的计数器、带同步清零的计数器、上／下计数器、带同步加载的计数器、带 同步加载和计数使能的计数器、带同步加载和计数使能的计数器、带同步加载的上／下计数器、模块200计数器、使用整数的模块200计 数器等，这里不再一一介绍，详情可登录查询。

信号与变量

信号仅仅用做VHDL实体的连接口。信号仅可以在结构体内说明，它们可以 作为参数通过函数和过程。变量在进程块、过程和函数内进行说明。信号赋值通过“＜＝”实现，变量的赋值通过“：＝”实现，见图4和 图5。

三态Tri-states

IEEE的标准在STD_LOGIC软件包中定义了三态的Z值， 仿真就是高阻态，综合的时候转换成三态缓冲器。

Altera器件只有I/0单元有三态缓冲器，其好处是消除了可能的总线连接，解决了 内部逻辑的位置问题。因为无需三态缓冲区，减少了器件的测试，节省了成本。其内部的三态必须转换成组合逻辑，复杂的输出使能容易引起错误和低效率逻辑，但 是在I／0单元里有三态缓冲器。

双向管脚

当管脚被说明作为方向INOUT的时候，利用INOUT的 脚作为输入或者是三态输出，在程序中，设置了一个bi direction,作用双向的INOUT信 号。当CE使能信号等于1的时候，来自核的from core信号送到 双向脚，否则的话三态，这个时候双向作为一个三态输出，还有一个输入赋给，来自信号送到三态，输入送到内核。

存储器

综合工具有不同的能力来识别各种存储器。为了识别各种存储器，综合工具对特定的译码类型非常敏感，通 常在综合工具文件中有说明。综合工具可能在结构实现上有一些限制，如只有同步写、时钟配置的限制、存储器尺寸的限制等，必须说明一个阵列数据类型来保存存 储器的值。存储器有单端口Memory,单端口双时钟Memory,双时钟Memcry、ROM等。