ADC的传递函数 - ADC转换误差率的测试分析

图3. 输入端开路或浮空时，理想ADC会采样输出一个中间电平失调码，如左侧直方图所示。实际ADC会有折合到输入端的噪声，其在对数尺度上应表现为高斯形状的弯曲直方图(右侧)。

ADC的积分非线性(INL)是ADC满量程输入范围内实际样本编码相对于理想输出的传递函数(Kester，2005)。ADC数据手册通常也会说明此信息并给出其曲线。与理想编码的最大偏差通常用某一数量的LSB来表示。下面是INL曲线示例。虽然它反映了一定量的绝对误差，但在大部分16位或稍低分辨率的高速ADC中，INL通常只有0到3个码。它不是转换器实际误差率的主要贡献因素。

图4. INL曲线示例，在所有ADC编码上测量，与理想样本相比，最大误差为±1 LSB或±1个码，对ADC转换误差而言基本上可忽略不计。

测试方法

针对长期CER检测，测试方法可以使用非常低的ADC输入频率(相对于时钟速率而言)。在任何两个相邻样本点之间构成一条直线，正弦波斜率可近似为该直线的斜率。类似地，略高于采样速率的输入频率会混叠为低频。对于这种情况，有一个可预测的理想解决方案能让各相邻样本处于前一样本的±1个码内。输入信号频率和编码采样时钟频率必须锁定，保持可预测的相位对齐。如果此相位不是恒定值，对齐就会异相，测量数据将没有用处。因此，为了计算理想转换结果，样本(N + 1) – sample
(N)应相差一个码，幅度不超过1。

所有ADC固有的可预测小转换误差源包括积分非线性、输入噪声、时钟抖动和量化噪声。所有这些噪声贡献都可以累加以获得最差限值，若超过此限值，误差将被视为来自两个相邻转换样本。16位ADC的输出编码数是12位转换器的24或16倍。因此，该扩展分辨率会影响用于限制转换误差率测试的编码数。在其他一切都相同时，16位ADC的限值将被12位ADC宽16倍。可使用ADC内置自测(BIST)功能并根据热噪声、时钟抖动和其他系统非线性来确定误差阈值。当超过误差限值时，可在ADC内核中标记特定样本及其对应的样本数和误差幅度。使用内部BIST的一大好处，是它将误差源界定在ADC内核本身，排除了专属于数字数据传输输出的接收位错误引起的误差。一旦明确误差阈值，便可执行涉及ADC、链路以及FPGA或ASIC的完整系统测量，以便确定全分量CER。

图5. ADC转换误差率与其热噪声的关系通常只能通过晶体管级电路仿真获得。上图为一个12位ADC的示例图，要实现10–15的CER，其必须能承受8 Σ的热噪声。

现在看看如何计算热噪声贡献(Brannon，2003)。

SNR = 20log(VSIGNAL/VNOISE)

VNOISE = VSIGNAL × 10^(–SNR/20)

为得出ADC的均方根噪声，必须调整VFULLSCALE：

VNOISE = (VFULLSCALE/(2 × (2) × 10^(–SNR/20)

利用以下公式计算AD9625的热噪声限值，它是一款12位2.6 GSPS ADC，设计满量程范围(FSR)为1.1 V，SNR为55，2.508 MHz混叠输入频率。热噪声限值 = 8 × VINpp × 10 ^ (SNR/20)/2√(2) = 3.39 mV ~±12个码。

本例中，对于10–15误差限值，单单热噪声的8Σ分布就能贡献最多±12个码。这应针对ADC的折合到输入端总噪声测量进行测试。注意：数据手册中的折合到输入端噪声可能不是基于足够大的样本规模(用于10–15测试)而测得的。折合到输入端噪声包含所有内部噪声源，包括热噪声。

为了明确界限以尽可能包含所有噪声源，包括测试设备，我们使用内部BIST来测量误差幅度分布。利用AD9625的内部BIST，以2.5 GSPS运行，混叠AIN频率为80 kHz，接近ADC满量程，使用标称电源和温度条件执行CER测量，为期20天。

假设模拟电压转换为数字表示的所有ADC处理都是理想的。数字数据仍然需要精确传输，并在信号链的下游FPGA或ASIC中的下一级处理中精确接收。这一级的数字混乱通常由位错误或误码率来定义。然而，ADC的数据眼图输出的综合特性可以在PCB走线末端直接测量，并与JESD204B接收器眼罩比较，从而非常好地了解输出质量(Farrelly，Loberg 2013)1。

在1 Σ内以2.6 GSPS运行时，为了确立10–15的CER，10的15次方个样本，需要让此测试连续运行4.6天。对于更大的Σ，要确立更高的置信度，此测试需要运行更长时间2。测试需要非常稳定的测试环境和干净的电源。被测转换器的电压源如有任何毛刺未被抑制，将导致测量错误，测试将不得不从头再来。