是谁影响了Altera的体系架构？ - 创新30年，从Altera那里学到什么？

　　新体系结构，新参与者

　　大约在此时，1985年，发生的一个外部事件影响了Altera体系结构：最近成立的Xilinx发布了其第一款FPGA。FPGA与EPLD相比是根本不同的体系结构，这些不同触发了Altera内部的多项创新。

　　FPGA并不是汇集宏单元，而是尝试仿真逻辑门阵列的结构。第一款芯片是逻辑单元阵列——相对简单的逻辑单元（LE）， 每个都含有一个三输入查找表（LUT），用于产生逻辑功能，还有一个可配置触发器，以及用于调整信号和选择时钟的复用器。逻辑单元并没有采用固定连接，而 是通过交换结构连接至多层金属堆叠，这具有不同的长度和方向：可编程互联。正如在逻辑门阵列中，FPGA用户能够决定一小簇逻辑门（逻辑单元）的功能，这 些逻辑簇怎样连接至芯片的其他簇，通过连接逻辑单元，逐步构建形成电路。

　　这些器件的三个方面引起了逻辑设计人员的注意。首先，与小规模EPLD中的宏单元数量相比，FPGA中有大量的逻辑单 元，因此，FPGA表面上看起来的容量通常都不太正确。其触发器的确比等价EPLD的多，但是对于组合逻辑，密度是不可比的。第二个吸引人的方面是，与后 来非常流行的逻辑门阵列非常相似，这给研究并采用新技术的设计人员带来了很大的想象空间。第三，对于习惯于把设计考虑成原理图而不是布尔等式的设计人员而 言，FPGA看起来更直观。很清楚的知道逻辑门和触发器网络应怎样映射到FPGA中。

　　后一点成为发展趋势。越来越明显的是很难调整基于布尔表达式的形式设计，这与设计实现它的PAL相似。布尔代数能够准确简明的表达设计人员使用几百个逻辑门的目的。但是对于一千个逻辑门，印刷错误以及难以理解表达式的含义实际上意味着，很难实现这么多逻辑门。

　　1985年，Altera基于PC的设计套装提供了四种不同的设计输入方法：布尔表达式、状态机映射、网表和原理图。软 件采用任何一种形式来进行设计，简化为布尔表达式，简明的进行表达，将表达式映射到目标器件电路中，提供仿真器，因此，设计人员能够看到芯片是怎样工作 的。工具还使得用户能够选择通过配置芯片的单独的EPROM单元来直接控制，认识到这一事实，有经验的设计人员进行优化工作，效果要比一些软件好得多。

　　Altera的回答

　　Altera对FPGA的响应是提高其下一代器件的逻辑容量。而Altera设计人员完成这一工作时并没有复制FPGA体系结构，或者尝试简单的扩大EPLD。相反，他们将划分PAL这一概念扩展为一类新体系结构：复杂PLD （CPLD）。

　　在后来采用的工艺密度（大约1 µm）中，CPLD解决了两类问题，这在FPGA中很快体现出来。这些问题之一是扇入

　　FPGA逻辑单元中的LUT只有三路输入。因此，FPGA需要级联多级LE才能实现大扇入功能，例如地址解码器（ 图4）。多级通常导致很大的延时，低效的占用了大量的互联和逻辑单元。

　　
图4.某些功能，例如这一8比特地址解码器，可以采用PAL宽扇入两个逻辑级来实现，但是，如果采用较窄的FPGA逻辑单元输入，则需要多个逻辑级。

　　第二个问题是时序预测性。在PAL中，任何逻辑表达式的延时相同，不论它有多复杂，或者放置在哪里，只要能够适配到一个 宏单元中即可。如果一个表达式需要PAL或者CPLD中的多个宏单元，单元之间的桥接只会在时序上增加额外的固定延时。因此，您实际上可以很快计算出逻辑 功能的通路延时。

　　这种简洁并没有体现在FPGA中。在早期的器件中，资源非常宝贵，互联的延时非常大。因此，时序的差别会很大，具体取决 于工具怎样将您的设计映射到逻辑单元和互联中。器件逐渐填满后，工具必须付出很大的努力才能找到开放布线通路和自由的逻辑单元，问题越来越严重。在利用率 达到90%的FPGA中，如果您看一下说明，制造商并不推荐这种情况，看起来对逻辑不大的改变就会导致布局和时序出现很大的变化，很难连接。

　　Altera的第一款CPLD是1988年的MAX5000器件，不用放弃PAL的确定性时序，便可以实现更高的逻辑密度。通过针对工艺特性来优化逻辑粒度，体系结构达到了其目标。

　　一项对比说明了这一点。在传统的PAL中，每一乘积项要访问芯片中的每一变量。那么，划分粒度就是整个器件。在第一个 FPGA中，每个LUT都要访问其本身的或者其他单元的三路信号。Altera设计人员认真思考了PAL的大粒度太大无法进行扩展，而早期FPGA的精细 粒度导致了时序不可预测这一问题。对于1988年的工艺技术，最好的答案应位于两者之间。

　　MAX 5000体系结构（ 图5） 找到了最佳点。每一MAX芯片含有一个或者多个逻辑阵列模块（LAB）。每个LAB，实际上是没有I/O端的较大的（16个或者32个宏单元） PAL。LAB的宏单元每个都有四个乘积项。而每个LAB都含有一些非专用的乘积项，可以连接至宏单元，以延长其连接距离。每个LAB都连接至片内可编程 互联阵列（PIA），在LAB之间连接信号，具有固定的额外延时。所有LAB共享一个可编程I/O布线矩阵，将逻辑连接至焊盘环。

　　
图5.MAX体系结构通过将乘积和模块分组到LAB中，提供几种分层互联级，同时提高了逻辑密度和可预测性。

　　MAX CPLD是成功的折中方案。时序虽然不像小规模PAL那样简单，但仍然是确定性的，限制在非常窄的窗口中。把设计映射到器件中并不简单，但是由设计软件自动完成，可以选择手动编辑。

　　1980年底直至1990年初一直都要求提高逻辑密度。随着逻辑门数量的增加，应用开发人员开始考虑CPLD，它具有优 异的扇入和确定性，是解码器和状态机等需要大量逻辑的最佳选择。对于需要大量寄存器的功能，设计人员之所以选择FPGA是因为它在触发器数量上有很大的优 势。

　　人越来越难以理解器件，但设计工具越来越智能，因此，对手动编辑的需求降低了。在1980年底，出现了一种全新的设计风 格，它基于Verilog硬件描述语言（HDL）的自动逻辑综合。除了名称，HDL与Verilog一样，根本就没有描述硬件。而是，采用名为寄存器传送 逻辑的新形式来描述硬件功能。

　　使用Verilog （及其ADA衍生竞争对手，VHDL）无意得到的结果是，综合产生了有很多寄存器的同步设计。这些设计直观上更适合在有大量寄存器的FPGA体系结构中实现，而不是在组合逻辑CPLD中实现。

　　直觉并不意味着现实，由于FPGA结构的限制，早期尝试面向FPGA进行逻辑综合失败了。但是，设计人员仍然开始思考采 用Verilog等文本语言进行逻辑设计，开始考虑FPGA不仅仅是接口单元，而是实现其设计完整功能模块的方法。Altera成立二十年的时候，半导体 工艺逻辑密度不断增长，同样非常关键的是越来越丰富的工艺互联，这些都带来了新机遇。这恰恰是Altera开始另一次革命的时候。