JESD204B标准提供一种将一个或多个数据转换器与数字信号处理器件接口的方法（通常是ADC或DAC与FPGA接口），相比于通常的并行数据传输，这是一种更高速度的串行接口。
2024-03-20 11:33:34
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想跨行业做硬件设计工程师，应该如何学习规划呢
2024-03-17 21:49:45
我的 make ewarm TOOLCHAIN 档案将模组工具箱工程转到成为 IAR 工程师的路程中使用 make ewarm TOOLCHAIN = IAR 命令报错了错误，这个要怎么排查下有好建议吗？
2024-02-29 06:30:40
个串行通道的高速 JESD204C 输出接口，支持高达 17.16Gbps 的线路速率。通过 JESD204C 子类 1 支持确定性延迟和多器件同步。JESD204C 接口可进行配置，对线路速率和通道
2024-01-31 15:22:55
程序开发要成为出色的电源工程师，编程是不可或缺的技能之一。在数字电源领域，常见的控制核心包括DSP、MCU和FPGA等。DSP和MCU通常使用C语言进行开发，而FPGA则主要采用硬件语言VHDL
2024-01-29 11:29:42
的JESD204发布版中。
问：我为转换器分配的JESD204B通道在系统板上无法顺利路由至FPGA。交叉对太多，非常容易受串扰影响。能否重新映射JESD204B的通道分配，改善布局？
答：虽然转换器
2024-01-03 06:35:04
JESD79-5B DDR5 SDRAM-2022 JEDEC
2023-12-23 09:24:37
目前，我在设计中想使用ZYNQ 7015系列的FPGA，利用JESD204 IP核接收A/D转换器AD9683转换完成后的数据。但是JESD204 IP核的端口很多，我不知道应该如何将AD9683
2023-12-15 07:14:52
使用AD9680时遇到一个问题，AD9680采样率为1Gsps，JESD204B IP核的GTX参考时钟为250MHz，参数L=4，F=2，K=32，线速率为10Gbps，使用的为SYSREF
2023-12-12 08:03:49
我使用的是KC705板卡，调用了里面JESD204B的IP核，使用模式为interpolation值为4,4条链路，DAC频率为2.5GHZ，通道速度为6.25GHZ，出现的问题是：
帧同步过程
2023-12-12 07:28:25
用单片AD9690采集数据给FPGA，不要求确定延迟，因此想要把AD9690配置在JESD204B sublcass 0 模式下。但是这种模式下，对于AD9690的SYSREF±的输入管脚怎么处理？以及AD9690工作在subclass 0 模式下还有没有其他要注意的地方？
2023-12-12 06:16:08
最近在使用AD9144芯片，调试JESD204B接口出现了一些问题，暂时没有头绪，期盼能得到各位的指点。
AD9144的主要配置如下：8条JESD204B链路，subclass1，速率为
2023-12-08 06:00:25
老是显示错误如下：
root@analog:~# [15.459970] axi-jesd204-rx 84aa0000.axi-jesd204-rx: Lane 0 desynced
2023-12-07 07:09:20
你好，因为项目需要，要做一块数据采集和发生板，接口支持JESD204B，时钟我选用了AD9523-1，电路我参考FMC-DAQ2开发板，舍弃了PLL1，直接在OSC_IN接入125M时钟作参考，输出
2023-12-06 07:48:32
的AD9162-FMX-EBZ板子，看到的现象是SYSREF信号一直为高，CGS测试信号不完全拉高，每次重新配置时拉高的lane通道数还不一样。其界面设置如下图所示。FPGA的使用是条用的xilinx的JESD204 IP核。
FPGA抓到的SYNC信号与SYSREF信号如下图所示：
2023-12-05 08:23:30
使用内部PLL，输入参考频率为100MHz。在采样率时钟设置为1GHz时，DAC的JESD204B链路能建立，但是当频率改为1.5GHz时，SYNC一直为低。其他相关寄存器都已经修改，serdes
2023-12-05 08:17:30
9680测试评估中遇到问题：
按照数据手册中的配置步骤，关断链路，通过0x570和0X56E寄存器快速配置JESD204B，链路上电后，电路锁相环无法锁定，204B无法正常输出数据。
2023-12-05 08:04:26
Jesd 无法连接到的问题已经配置了 AD9173 。模式为 8, 主要的内插是 x12, 通道内插是 x1. DAC PLL 锁定在 12GHz, 双链接, L=4. 。 Reg0X281 中
2023-12-05 08:04:04
我在使用AD9163的时候遇到JESD204B的SYNC信号周期性拉低。通过读寄存器值如图，发现REG470和REG471都为0xFF，而REG472始终为0.不知有谁知道是什么原因？该如何解
2023-12-04 07:30:17
AD9164 JESD204B接口的传输层是如何对I/Q数据进行映射的
2023-12-04 07:27:34
大佬好，小弟最近在调试AD9136芯片，遇到一个问题，如下：
1.我使用的是9136模式11，单链路模式，使用一个JESD204+一个JESD204 PHY，我将JESD204的tx_charisk
2023-12-04 07:14:58
在AD9680和AD9690数据手册上，写着它们[size=200%]支持的最小通道线率是3125Mbps，但是在JESD204B标准手册写着最小通道线率是312.5Mbps。
我疑惑这是数据手册的错误，还是AD9680和AD9690这两款芯片支持的最低通道线率确实时3125Mbps
2023-12-01 07:57:58
工作职责
完成模拟电路的设计、仿真和验证；
与版图工程师密切合作，优化版图质量；
负责产品设计相关技术文档的编写和整理；
协作完成产品的测试规划、设计验证、调试、失效分析等工作。
任职资格
微电子
2023-11-30 17:09:44
作者：Ian Beavers，ADI公司应用工程师 JESD204B串行数据链路接口针对支持更高速转换器不断增长的带宽需求而开发。作为第三代标准，它提供更高的通道速率最大值(每通道高达12.5
2023-11-28 14:24:47
0 电子发烧友网站提供《JESD204B规范的传输层介绍.pdf》资料免费下载
2023-11-28 10:43:310 公司最近购买了GMW14082-2010通用汽车的标准，要求硬件工程师进行阅读。我有点不清楚这个标准的作用对于我们来说有什么用，里面的内容需要全部都掌握吗？还是只要知道其中一些关键点就行？
2023-11-23 15:03:19
前言TSW14J57EVM数据采集/图形发生器：具有 16 个 JESD204B 通道 (1.6-15Gbps) 的数据转换器 EVM提示：以下是本篇文章正文内容，下面案例可供参考一
2023-11-21 15:05:23
FPGA（Field-Programmable Gate Array）芯片因其具有灵活性、高定制化、高性能等特点，被广泛应用于数字系统设计、嵌入式系统、通信系统、计算机视觉等领域。作为FPGA工程师
2023-11-09 11:03:52
了解到最新的技术和趋势，同时也可以提高自己的编程水平。 要成为一名优秀的嵌入式工程师，需要不断学习和实践，掌握C语言的基础知识，同时也要关注嵌入式的发展和变化，不断提高自己的编程水平。不积跬步，无以至千里；不积小流，无以成江海。
2023-11-07 15:36:06
招聘数字后端工程师，北京、天津、西安、苏州、成都、无锡
2023-10-26 15:11:56
一年一度属于工程师的专属节日1024，多重活动亮相啦~
参与活动即有机会获得HUAWEI Freebuds 5i 耳机等精美礼品！
2023-10-25 15:51:33
有熟悉超高频电磁加热电路的工程师吗？振荡频率为18MHz，请联系我。
2023-10-18 17:29:31
: 8-Bit, 1 GSPS, JESD204B, Quad Analog-to-Digital Converter Data Sheet管脚等资料，希望可以帮助到广大的电子工程师们。
2023-10-17 19:13:59
, 6 GSPS, JESD204B/JESD204C Dual ADC Data Sheet真值表，AD9207: 12-Bit, 6 GSPS, JESD204B/JESD204C Dual ADC Data Sheet管脚等资料，希望可以帮助到广大的电子工程师们。
2023-10-16 19:02:55
LogiCORE IP JESD204内核实现了一个JESD204B接口，使用GTX、GTH、GTP或GTY（仅限UltraScale和UltraScale+）收发器在1至8个通道上支持1至12.5
2023-10-16 10:57:17358 
”强化产品数据表真值表，AD9694-EP: 14比特、500 MSPS、JESD204B、“四向数字转换器”强化产品数据表管脚等资料，希望可以帮助到广大的电子工程师们。
2023-10-09 19:12:15
字转换器数据表真值表，AD9694S: 14-Bit, 500 MSPS, JESD 204B, 二次对数字转换器数据表管脚等资料，希望可以帮助到广大的电子工程师们。
2023-10-08 16:48:36
具有电源知识水平的工程师来完成设计和开发。作为一名合格的电源工程师平时工作经验的积累很重要，但同时也应该提高理论水平，通过积累几个常用的电源电路，说不定下次就能用上，还是学习吧！
2023-09-20 07:59:58
电子发烧友网站提供《一种基于JESD204B的射频信号高速采集系统.pdf》资料免费下载
2023-09-14 11:14:071 AD9144是一款支持jesd204b协议高速DAC芯片。AD9144-FMC-EBZ是基于AD9144的评估板(Evaluation Board)，它是主要由AD9144,AD9516,与PIC16F单片机组成的系统。
2023-09-13 09:20:22996 
本文旨在提供发生 JESD204B 链路中断情况下的调试技巧简介
2023-07-10 16:32:03802 
该芯片是高性能时钟调节器，支持JEDEC JESD204B。当使用设备和 SYSREF 时钟时，PLL2 的 14 个时钟输出可配置去驱动 7 个JESD204B 转换器或其他逻辑设备。
2023-06-25 10:13:46848 SC6301是高性能时钟调节器，支持JEDEC JESD204B。当使用设备和SYSREF时钟时，PLL2的14个时钟输出可配置去驱动7个JESD204B转换器或其他逻辑设备。
2023-06-21 15:11:14508 
SC6301是高性能时钟调节器，支持JEDEC JESD204B。当使用设备和SYSREF时钟时，PLL2的14个时钟输出可配置去驱动7个JESD204B转换器或其他逻辑设备。SYSREF可以使用直流和交流耦合来提供。不仅限于JESD204B应用，14个输出均可单独配置为传统高性能时钟系统输出。
2023-06-21 15:10:58608 
硬件开发的工作流程一般可分为：原理图设计、PCB Layout设计、采购电子BOM、PCB板生产、PCBA组装、功能调试及测试、小批量试产、大批量生产正式投放市场等步骤。
作为一名优秀的硬件工程师
2023-06-21 10:15:21
有工程师做过 新唐MCU应用于LED调光方案吗？？
求赐教！！！求赐教！！！求赐教！！！
方案用的是哪颗MCU ，003？还是MO的？
有没有现成方案可以给客户演示的？
LED调光电源产品，主流方案有哪几家？NXP IWATTST等等？ 各自的市场定位是怎样？
求赐教！！！
2023-06-14 06:38:47
招labview工程师1-2名，工作地点：广州天河
负责仪器设备系统软件开发工作；
协助公司已有产品软件的维护及改进；
协助模块功能调试及系统搭建；
熟悉工业常用接口RS232、USB、GPIB、TCP/IP等
薪资情况，待遇可谈。QQ:3549663089有意者请联系本人，谢谢大家！
2023-06-08 18:48:16
您的PCB可以处理高达12.5Gbps的速度吗，感到惊讶，对吗？JESD204B标准为串行接口提供高达12.5Gbps的比特率。这种升级允许设计人员在FPGA/ASIC上使用更少的收发器，从而减少
2023-05-26 14:50:57608 
JESD204B规范是JEDEC标准发布的较新版本，适用于数据转换器和逻辑器件。如果您正在使用FPGA进行高速数据采集设计，您会听到新的流行词“JESD204B”。与LVDS和CMOS接口相比，这一较新的版本具有显著的优势，因为它包括更简单的布局和更少的引脚数。
2023-05-26 14:49:31361 
大部分的ADC和DAC都支持子类1，JESD204B标准协议中子类1包括：传输层，链路层，物理层。在少部分资料中也会介绍含有应用层，应用层是对JESD204B进行配置的接口，在标准协议中是不含此层，只是为了便于理解，添加的一个层。
2023-05-10 15:52:551369 
兼职工程师工作招聘：
1、熟悉电路、模电、数电，认识电阻、电容、二三极管、基础器件、放大电路、集成运放、时序电路基本电路。
2、能独立进行元件选型、原理图和PCB设计、电路 调试，需要有过硬的电路
2023-05-05 15:35:37
Cadence Allegro 之一。
4，具有高速数据传输及模数转换设计和经验者优先，包括基于LVDS或JESD204B 接口的高速ADC/DAC 、DDR3\\4 和千兆以太网等模块的设计与布线。
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2023-04-28 09:38:20
请教各位大佬：这种要求熟练使用Altium Designer或 protel99，有 PCBLayout经验; 做过4层以上 PCB的设计包括 BGA封装芯片的设计制作；是做哪些方向的？锂电池的硬件工程师应该从哪些关键技能看？技能是互通的吗？
2023-04-20 17:09:56
LMK04821系列器件为该话题提供了很好的范例研究素材，因为它们是高性能的双环路抖动清除器，可在具有器件和SYSREF时钟的子类1时钟方案里驱动多达七个JESD204B转换器或逻辑器件。图1是典型JESD204B系统（以LMK04821系列器件作为时钟解决方案）的高级方框图。
2023-04-18 09:25:30915 
最近，有硬件工程师朋友找我讨论DFM，也就是可制造性设计。Design for Manufacturability。什么是可制造性设计，看一张图很容易明白：过大的PCB，无法上产线批量生产，极大
2023-04-17 11:09:46
数字工程师如何学习模拟电路
2023-04-10 09:55:53
JESD207 FOR LATTICEECP3
2023-03-30 12:02:10
JESD207 FOR LATTICEECP3
2023-03-30 12:01:20
IP INTERFACE DATA-LOGIC ECP3
2023-03-30 12:01:18
电子发烧友App
工商网监
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