数码管段选译码显示 - BJ-EPM CPLD开发板：VHDL入门例程4

--数码管段选译码显示

　　architecture SEG_DISPLAY of LED_SEG7 is

　　signal cnt640ms: STD_LOGIC_VECTOR (24 downto 0); --640ms计数寄存器

　　signal num: STD_LOGIC_VECTOR (3 downto 0); --每640ms递增数值寄存器

　　begin

　　--640ms计数

　　process(Clk,Rst_n)

　　begin

　　if (Rst_n = '0') then --异步复位

　　cnt640ms <= b"0" & x"000000";

　　elsif (Clk'event AND Clk = '1') then --时钟上升沿

　　if (cnt640ms < 10#32000000#) then --320ms计数

　　cnt640ms <= cnt640ms+1;

　　else

　　cnt640ms <= b"0" & x"000000";

　　end if;

　　end if;

　　end process;

　　--产生每640ms递增的0-F值

　　process(Clk,Rst_n)

　　begin

　　if (Rst_n = '0') then --异步复位

　　num <= x"0";

　　elsif (Clk'event AND Clk = '1') then --时钟上升沿

　　if (cnt640ms = 10#32000000#) then --320ms计数

　　num <= num+1;

　　end if;

　　end if;

　　end process;