接口信号说明 - 玩转赛灵思Zedboard开发板（5）:基于AXI Lite总线的从设备IP设计

　　BUS2IP_WrCE(Write Chip Enable，写使能)

　　Active high chip enable bus to the user logic. These chip enables are asserted only during active write transaction requests with the target address space and in conjunction with the corresponding sub-address within the space. Typically used for user logic writable registers selection.

　　BUS2IP_Data(Write Data，写数据)

　　Write data bus to the user logic. Write data is accepted by the user logic during a write operation by assertion of the write acknowledgement signal and the rising edge of the Bus2IP_Clk.

　　BUS2IP_BE(Byte Enable，字节使能)

　　Byte Enable qualifiers for the requested read or write operation to the user logic. A bit in the Bus2IP_BE set to '1' indicates that the associated byte lane contains valid data. For example, if Bus2IP_BE = 0011, this indicates that byte lanes 2 and 3 contain valid data.

　　IPBUS2_RdAck(Read Acknowledgement，读反馈)

　　Active high read data qualifier providing the read acknowledgement from the user logic. Read data on the IP2Bus_Data bus is deemed valid at the rising edge of the Bus2IP_Clk and IP2Bus_RdAck asserted high by the user logic.

　　接下来需要使用需要使用BFM (Bus Functional Models， 总线功能模型)对外设进行仿真。本例IP很简单，不要使用。

　　最后，需要选择HDL类型、ISE工程支持和软件驱动模板。因为我比较习惯使用verilog，因而使用verilog模板。需要说明的是，IP接口仍然是VHDL编写，只是用户逻辑改用verilog。如果不需要使用软件驱动模板的话，可以不选上。这里选上了，但是后续编程的时候我并没有用。

　　最后给出了外设的信息summary。支持，my_axi_ip"外壳"基本完成。后续我们只需要对user_logic进行编写，并修改元件引脚即可。

　　2、编写IP

　　修改.mpd文件，在目录

　　Lab4pcoresmy_axi_ip_v1_00_adata

 

　　其中，第39行

　　PORT LED = "", DIR = O, VEC = [7:0]

　　是我们添加上的，表明我们为其添加了一个名为LED的端口，方向是输出，长度是8位。其他行代码为默认，不需要修改。

　　修改用户逻辑，在

　　Lab4pcoresmy_axi_ip_v1_00_ahdlveriloguser_logic.v

　　代码中57、86行

　　LED,

　　output [7:0] LED;

　　表明在用户逻辑中，定义了名为LED的端口，方向是输出，长度为8。

　　代码中119行

　　assign LED = slv_reg0[7:0];

　　表明将slv_reg0的低8位传递给输出端口LED。其实就是实现了数据寄存器的值作用到输出端口的功能。