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PLL-VCO设计及制作第一部分

2010年05月15日 09:58 不详 作者：佚名 用户评论（0）

PLL-VCO设计及制作第一部分

在此说明以晶体振荡器做为基准振荡器，将其与VCO以及PLL电路组合成为信号产生器的情形也被称为频率合成器。
此一PLL-VCO电路的设计规格如表l所示。振荡频率范围为40M~60MHz内的10MHz宽。每一频率阶段(step)宽幅为10kHz。频率的稳定度目标与晶体振荡电路相近。

PLL-VCO的工作原理

表一 PLL-VCO的设计规格
振荡频率 40M-60MHz中的10MHz宽幅
频率阶段 10KHz
频率稳度 与晶体振荡器同等
振荡波形 正弦波
温度范围 0-50℃
电源电压 12~15V

表1 PLL-VCO的设计规格
(根据使用目的与规格，决定振荡频率与频率阶段。频率稳定度高，且可以做阶段性变化。) 
图3所示的为此将制作的PLL．VC0电路之方块图。假设VCO电路的振荡频率为53.29MHz工作原理。

(利用数字设定用SW设定BCD符码，做为频率的设定，将晶体与VCO电路做相位比较，以达频率稳定化。)

  首先，利用晶体产生10.24MHz之振荡。再将此做1024分频，产生fr=10kHz的基准频率。
另外，将VCO电路之振荡频率fosc利用N分频电路做N分频成为fo也即是，fo=fosc/N。此一分频比N之值，是利用数字设定用SW，根据BCD (Binary Coded Decimal)符码而设定的。
接着，利用相位比较器做fr与fo的相位比较。如果frfo时，会发生误差检出脉波。此再利用回路滤波器积分成为直流电压，以此控制VC0振荡电路，使fr=fo。
在PLL电路成为锁栓(Locked)状态时，VCO的振荡频率应该为fosc=N x f0=N x fr
假设数字设定用SW所设定的数字为"5329"时，fosc成为fosc=5329×10kHz=53.29MHz
所以，只要改变数字设定用SW所设定的数字，便可以改变VCO的振荡频率。
因此，PLL电路为利用频率反馈控制，使fr=fo。而且由于fr是经由晶体振荡器的频率分频而得，所以，PLL的VCO所产生的频率稳定度可以与晶体振荡器比美。

PLL用IC  MC145163P
此所使用的PLL用IC为Motorola公司的MC145l63P。图4所示的为MC145163P的特性与端子连接图，以及方块图。
此一IC内含有可以产生基准频率fr的晶体振荡电路与分频电路，将VCO信号分频用的N分频电路，以及将fo与fr做为此较用的相位比较电路。
此一IC为28个端子DIP型。电源电压为3~9V工作原理，工作原理频率为30MHz(电源电压5V)，如果电源电压成为9V时，工作原理频率可以延伸至80MHz。因此，对于设计规格为40M~60MHz而言，不会有问题。

图4MCl45163P的构成
(此为LSI，集积度高，与VCO电路配合，可以组成PLL电路。)

MC145163P主要功能端口说明
fin
(1端子) 		频率合成器的可程式化计数器（/N计数器部）的输入，通常fin 可以从VCO取得，以AC结合连接至1端子。在标准CMOS逻辑位准之大振幅信号的场合，也可以采用直接结合。
Vss
(2端子)

电路的接地

VDD（3端子）

正电源（+5V）

PDout
(4端子)		 当伯VCO控制信号，由相位比较器的3状态输出。
频率fv > fr或fv相位前进；负脉波。
频率fv < fr或fv相位延迟；正脉波。
频率fv = fr与同相位；高阻抗状态。
RA0
RA1（5端子，6端子）		 由这些输入，设定基准分频器（R计数器）的分频比。分频比可以从512，2048，4096中选择。
ΦR，ΦV
（7端子，8端子）		 利用这些相位比较器的输出，与通低频虑波器组合，成为VCO的控制信号。
频率fv > fr或相位前进的场合：
ΦV 会发生L脉波，ΦR 会维持H。
频率fv < fr或fv相位延迟的场合：
ΦV 维持H， ΦR产生L脉波。
频率fv = fr与同相位的场合：
ΦV ，ΦR 都成为H。
BCD输入
（9端子-24端子）		 这 些的输入数据，在N计数器的内容成为时，会被预先设定（preset）.
9端子为100位数的LSB，24端子为100位数的MSB，由于内藏有pull down电阻。因此，在输入开放时成为L位准。利用BCD数字设定SW的使用，可以任意设定3至9999为止的任意分频比。
REFout
(25端子)		 内部基准振荡器外部基准信号的缓冲输出。
OSCout,

OSCin(26端子，27端子)

 在这些端子上连接水晶振荡子时，便成为基准振荡器。使用适当值的电容连接OSCin与接地间，以及OSCout与接地间。OSCin也成为外部一产生基准信号的输入。这些信号通常在OSCin做AC结合。但是，在大振幅信号（CMOS逻辑位准）的组合，则使用DC结合。在外部基准Mode中，不必要与OSCout连接。
LD（28端子） PLL锁栓检知信号，在PLL回路成为锁栓时（fr与fv的频率与相位为相同时）成为H，不成为锁栓时则产生脉波。
图5所示的为实际的PLL-VCO电路的构成。
图5 PLL-VCO电路图
(VCO电路与缓冲放大器的工作原理电压为12V。为了提高MC145163P的工作原理频率，将电源电压提高至9V。)

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