接口电路 - LED显示系统DMA控制器的设计

　　3．3．4FLASH接口电路

　　系统的代码与从上位机接受到的原始点阵码以及显示控制信息数据存放在CPU外的FLASH芯片中，当S3C44BOX上电复位后，它立即从0x00000000地址处取指并开始执行，并把定位在地址0x00000000处的存储器称为BOOTROM。因此系统的启动代码应放置在0x00000000处，ARM系统中通常使用能够快速读取、因此方便写入的FLASH作为代码和常量存储器。刚上电时CPU对FLASH的接口不需要任何软件上的配置，因为S3CA4BOX内部的存储器访问控制寄存器默认的控制时序足够慢，可以读出任何速度的ROM芯片数据，但为了充分发挥FLASH芯片的性能，应在初始化中配置相应存储器的访问时序四l。值得注意的是要使CPU能正常地对FLASH进行操作，需要注意两个硬件设置：3cY4，端和BANK0的总线宽度冈．ARM体系结构可以用两种方式来存储字（这里的字是32bit即4Byte），称为大端格式和小端格式．S3C44BOX的ENDIAN引脚的输入电平的逻辑来确定数据类型是大端还是小端【3ll。0为小端，l为大端。在本系统中使用小端方式，所以ENDLAN应该接一下拉电阻后接地，连接示意图如图3．7所示．

　　

　　图3-8S3C44BOX与FLASH连接示意图

　　BOOTROM在地址上位于ARM处理器的BANK0区，它可能具有具有多种数据总线宽度，这个宽度是可以通过硬件设定的，即通过S3C44BOX上OM［1，O】引脚上的逻辑电平设定，如表3-5所示．

　　表3．5BOOTROM在BANK0的数据总线宽度设定

　　

　　本系统采用一片SST39VFl601（1Mxl6bit）作为代码和数据存储器就能够满足系统要求了，所以本系统使用16bit外部总线。因此OM［1，o］-脚应该设为Ol，并且初始化程序中将BWSCON寄存器中的DWO设为01。本系统采用TSOP封装的SST39VFl601。应注意的是SST39VFl601的WP引脚，当WP接稳定的低电平时扇区O是不能被擦除的1321，只有WP脚接稳定的高电平或浮空时（当该脚浮空时内部电路将其拉高）才能擦除，所以应在该脚处设置一根跳线，下载程序时将其浮空，而在产品运行时使其接低电平。由于S3C44BOX是按照字节编址的，又由于SST39VFl601是16bit为一个存储单元，因此处理器的地址向左偏离一位田l，采用ADDRI与SST39VFl601的A0相连，即：S3C44BOX的ADDR［20：l】对应着FLASH的A［19：o】。由于FLASH的映射在BANK0区域内，SSl”39VFl601的片选与S3C44BOX的NGCS0。

　　3．3．5SDRAM接口电路

　　SDRAM是易失性存储器，在调电后数据立即消失，但是其具有存储速度快，容量大成本低的特点，广泛应用于各种嵌入式系统，本系统采用4Mxl6bhx4b￡mk，即32MByte的SDR■uM芯片K4S561632D作为系统的R／W段、显存、上位机通信段，中断向量表，堆栈数据的存储器，存储空间的详细配置见第3．2．2节。由于SDRAM的存储单元电路的特点，存储单元可以理解为一个电容，总是倾向于放电，为了避免数据丢失，必须定时充电刷新。S3C4480X芯片本身提供了与DRAM和SDRAM进行直接接口的方案，因为不需要编程外围的逻辑电路来实现SDRAM的刷新时序，只需对S3C44BOX内容相应若干个存储器接口控制寄存器进行适当的配置即可。S3C44BOX与K4S561632D的连接示意图如图3-9所示。

　

　　K4S561632D是一款容量为32MB的SDRAM（同步动态随机存储器），所有的输入与输出信号与CPU的前端总线的系统时钟相同，所以S3C4480X为其提供同步时钟脚SCLK，该脚与K4S561632D的CLK脚相连。

　　K4S561632D的存储空间组织方式是：4M×16bit×4bank，是多bank结构口‘1．前面提到过DRAM的存储单元电路特点相一个电容，在读取数据前需要进行预充电，采用多bank结构可以在一个bank进行预先充电时间对另外一个bank进行读写操作，这样当进行一行读取后，对已预充电的bank又可以马上读取了，这样就省去了预先充电的时间，大大提高了存储器的访问速度。K4s561632D分为4个bank，它内部对4个bank进行管理。控制各个bank进行预先充电，它上面的BA0，BAI引脚就是用来实现4个bank间的选择。由于K4S561632D的容量为32MB，其BAl与BA2接地址线A24、A23。由于高速数字布线的需要，在PCB布线时，几根重要的信号线端应接20欧阻抗匹配电阻，以保证高速数字信号的畸变不超过要求的范围。

　　再读取操作时候首先使CKE引脚有效，激活K4S561632D，随后是一个读或者写有效，在激活后的地址用来选择需要的操作的bank和行（BA0、BAI用来选择bank，A0道All用来选择行）。在行地址被读取并延迟一到几个时钟后（潜伏期）地址总线上A0到A8用来选择操作开始的列地址，这样，数据就被读取出来了。

　　3．3．6主控电路与LED屏的接口电路设计

　　本显示系统选用基于ARM7TDMI内核并带有内部DMA控制器的S3C44BOX作主控制器，使其工作在ARM状态，为了加快传输数据的速度，提高传输数据的效率，本系统的设计思想是：

　　（1）将LED显示屏虚拟的视为一段连续的存储空问【3习．C2）使用S3C44BOX内部的DMA控制器实现数据的准确传输，在传输过程中CPU不参与，实现在连续的读写操作时就完成一段数据的传输。

　　（3）使用并行技术，主控板到LED屏的数据总线宽为16bit，同时对纵向级联的两个显示模式传输数据。

　　在第2．2．4节中已说明了将LED显示屏视为一段连续的存储空间是可能的，它是使用DMA控制器在连续的读写操作完成一段数据传输的基础。由第2．2．4节可知，并行数据传输显示模板上的译码电路与错位级联思想可使每个显示模板及显示模板上的各个列数据锁存器准确选通，如图2-6所示，横向级联的显示模板可看成一段连续的存储单元，所以对显示驱动板传输列数据实际上就是对存储单元的写操作．这样就可以利用CPU写存储器的控制线、数据总线、地址总线上出现的信号作传输列数据到显示驱动板第一级列数据锁存器锁存的控制信号。第一级列数据锁存器的选通译码器的译码信号可以利用微控制器的地址线，由于LED显示屏一个显示驱动模块上共有16对锁存器，所以需要4根低位地址线作第一级列数据锁存的译码信号，而横向级联可最多级联8块显示驱动模块，所以需要三根地址高位地址线，但为了以后扩展需要预留一根高位地址线共8根地址线。列数据由数据总线传送。

　　由第2．2．4节可知，并行数据传输的LED显示模板上的数据总线宽度是8bit的，而主控板到LED显示屏的数据总线宽度是16bit，所以主控板对LED显示屏的一次写操作实际上是同时对纵向级联的两个显示模板的同名行同名列传输了数据，这样提高了数据传输的速度和效率。但是这样使用16bit宽度的并行DMA传输技术需要软件先将原始的点阵码按要求进行排序，排序算法仅需在接收到新的显示内容后或重新上电后运行一次，这样对于异步显示系统是可以接受的。算法将在第3．4．4节详细讨论，在此我们假设显存中的数据都是按要求完成排序的，可以直接进行DMA传输。

　　

　　图3-10主控板与LED屏接口电路原理图

　　所以主控电路与LED显示屏接口电路应能实现一下功能：

　　（1）选通任意位置的显示模块及该模块上的第一级列数据锁存器。将该位置要显示的点阵码准确锁存，并能控制在第一级列数据锁存器数据刷新后将刷新数据锁存到第二级列数据锁存器并输出。

　　（2）能控制选通驱动16行同名行中一行进行逐行扫描显示．

　　（3）实现主控芯片3．3v到LED屏5V的逻辑电平转换136】。主控板与LED屏接口电路原理图示意图如图3·10所示。对于一个大型LED屏其结构可分为纵向级联和横向级联，这种结构类似于一个三维数组．们假设一个三维数组LED［i］［j］啕，其中；

　　i=0，l‘2…，m表示LED屏纵向级联级的序号。

　　j=O，1’2…，n表示LED屏横向级联级的序号。

　　k=0，l，2…，15表示显示模块上16个第一级列数据锁存器的序号．