总线传输 - LED显示系统DMA控制器的设计

　　由于系统使用16bit并行总线数据传输方式，并将LED屏视为一段连续的存储单元，故使用A【4：l】显示模块上选通第一级列数据锁存器译码器（图2．5U2）的译码输入，即为三位数组的k变量；使用A【8：5】作选通横向级联显示模块的译码器（图3-9U7-U15）译码输入，即为三位数组的j变量；由于LED屏要求具有良好的灵活性，又由于采用DMA传输数据要求点阵码存放顺序的技术要求，纵向级联级选通不满足使用地址总线译码选通的条件，所以使用S3C44BOX的PG［2：0］作纵向级联级选通译码器的译码输入，即三位数组的i变量。

　　由于地址和数据总线上的状态不断变化，所以在对LED屏进行写操作时地

　　址和数据信号应进行锁存，主控板上分别使用图3-9中U2、U3和U4锁存对LED写操作时的地址、数据总线上的状态．LED屏分配首址0x2000000，当对其进行写操作时，S3C44BOX的nGCSl和nWE脚会出现可编程控制时延的有效低电平。使nGCSl经一个非门作U2、U3和U4的锁存使能控制信号，保证仅在对LED屏访问时地址、数据总线上的信号才被锁存；使nWE经一个非门作屏端第一级列数据锁存器（图2．5U3-U19）的锁存使能控制信号，保证只有当刷新数据稳定出现在列数据锁存其输入端时才被锁存；使S3C44BOX的PCI0作所有屏端第二级锁存器（图2-5U20．U35）的锁存使能控制信号线；使用S3C44BOX

　　的PCI3：0］作16行驱动译码器（图2．5U1）的译码输入。由于数据传输时只需要主控板对LED屏输出控制，不需要信号反馈，所以接口电路采用廉价的5V供电的HCT电路芯片鲫口8l［391］方案，就可满足主控芯片3．3v到LED屏5v的逻辑电平转换。

　　在DMA传输数据时，我们更关心的是DMA的写操作，时序如图3．1l所示．tl时刻DMA写操作开始，地址和数据总线上出现了咖屏相应位置的地址和刷新数据；t2时刻nGCSl引脚出现有效低电平，地址和数据总线上的数据被锁存到图3-10中U2-U4并输出；t3时刻nwE引脚出现有效低电平，图3．10中U2-U4的输出数据被锁存到屏端第一级列数据锁存器并输出。这样主控制器就完成了一次列数据的刷新。

　　

　　图3．11DMA的写操作时序图

　　3．3．7串口电路设计

　　为消弱电气噪声对信号传输的影响，主控板子上位机通信采用完全电器隔离的半双工RS485电路㈣。电源使用变压器隔离，信号线和控制线使用光耦离，电路如图3-12所示。

　

　　图3-12485串口电路原理图

　　RS485装换芯片采用半双工485转换芯片MAX481t411。由于使用485转换电路使用5v供电，而主控芯片S3C44BOX使用3．3V供电，因此存在逻辑电平转换问题．本系统在串口电路中使用能够实现3．3V到5v和5v到3．3V逻辑电平转换芯片SN74LVC4245A，它的引脚说明如表3-6所示。

　　表3-6SN74LVCA245A的引脚描述

　　

　　本设计使用S3C44BOX的10口PCIO作串口收发控制的控制线，但存在逻辑电平转换的问题，PCI0首先通过74HCT244输出得到5V逻辑电平信号线CONTROL，由它做串口收发控制的控制线和SN74LVC4245A的数据流向控制线。CONTROL控制线经光耦隔离成为CONRT控制线控制信号真值表如表3．7所示．

　　表3-7串口接口控制线的真值表

　

　　由真值表可知，S3C44BOX端3．3V逻辑电平的串口引脚RXD0应TXD0应连接在SN74LVCA245A的B总线上；485串口电路5V逻辑电平的引脚RXD和TXD应连接在SN74IⅣC4245A的A总线上。