成本逐渐成第一难题 - 半导体制造：跟随还是超越摩尔定律

现实：成本逐渐成第一难题

　　随着半导体工艺向深亚微米发展，半导体设计与制造的成本都呈几何级数增长，以设计为例，32nm的芯片设计成本比起130nm增长了360%，达到了6000万美元，而制造的成本增加更为可怕，新建一条生产线从90nm的25亿美元增加到22nm的超过45亿美元(参见图1)。因此，降低设计生产制造成本，逐渐成为采用先进制程的最大阻碍。

　　Jean-Marc Chery介绍，若想克服挑战，设计层面最重要的是，技术研发人员与芯片设计、设计工具人员之间必须建立密切的合作关系。制造方面，意法半导体采用和制造技术开发者以及EDA公司紧密合作的方式，以降低自己采用新技术的成本支出，与国际半导体开发联盟(ISDA)的合作就是其中一例。通过与出色的伙伴合作克服上述挑战，为客户提供最佳的解决方案，在成本增加有限的前提下不断提高性能。即将到来的20nm技术节点将使28nm技术节点的系统芯片提高性能30%，并降低制造成本，我们将看到处理速度达到3 GHz的芯片，晶体管数量超过20亿支的裸片，意法半导体将从2012年 (Q1，一季度)开始设计20nm芯片，从 2013 (Q1)年开始提供原型芯片。

　　当然，复杂性(设计和技术)的增加自然会拉动成本上升。Jean-Marc Chery强调，IDM厂商是控制并拥有芯片设计、制造和测试资源(技术和设施)的企业，事实上，由于技术开发与设计知识之间的关系比较密切，所以IDM厂商在克服这些挑战方面可能更具优势。芯片设计人员与技术开发人员之间的合作是优化设计技术的关键，能够在一个IDM环境内有效地建立这种合作关系，就可为客户提供一个性价最高的解决方案。“我们把这种方法称之为‘设计与技术共同优化’，这是在未来技术节点(例如20nm)取得成功的关键。”

　　张宇清承认，考虑到28nm时的掩膜成本比前一代工艺更高，同时赛灵思还要为芯片增加更多的性能和功能所带来的芯片复杂度的提升、软件效率的提升、更多的测试流程、开发更多的解决方案(赛灵思目标设计平台，TDP)，所以赛灵思在28nm节点的研发投入较其他企业会更高。但是，研发的高投入是可以通过更多的市场和应用来抵消掉。由于FPGA的可重新编程性，所以赛灵思不需要像ASIC/ASSP那样针对细致化的市场或应用来开发方案。因此，掩膜和研发成本就可以在许多不同的应用和市场中摊销掉了。最新的SSI技术(可堆叠硅片互联)可以有效地帮助其更好更快地实现大型FPGA芯片的生产良率，从而降低成本并开发出大型FPGA。因此相信在28nm节点或者更先进的工艺上，FPGA是比ASIC和ASSP更具竞争优势的。

　　Synopsys十分重视降低设计总成本，Kevin Kranen介绍他们采取并收到明显效果的3项措施。

　　1. 提供合格的标准元件、内存和接口IP。对这种基础构建模块使用IP进行开发是新工艺技术投入中最大成本之一，但成品差异化却是最小。越来越多地企业从Synopsys、ARM和代工厂购买投放市场的IP。

　　2. 预测试流程设计中耗费最大的时间和金钱成本的工作，就是将EDA工具和IP融入一个测试流程。许多公司让整个团队来负责这个流程，或者是在向新节点或新标准单元的转移过程中，在计划时间表中预留了很长的时间。Synopsys通过Lynx设计系统和相关的芯片代工厂就绪系统(FRS)，为许多高阶节点和IP源的组合提供了预测试、预集成的完整的流程。

　　3. 快速原型和FPGA一般情况下，初创设计中进行可行性测试和用户兴趣检测的最快速且最低成本的方法，就是采用FPGA。Synopsys提供了一整套完善的FPGA设计工具、快速原型工具和硬件，为无论是单一的FPGA还是多FPGA系统提供了一个最佳路径。

　　从经济的角度来看，整个半导体产业确实都面临成本上升的压力。专foundry面临新厂建造成本的增加，而IDM与fabless公司随着芯片设计更加复杂化、漏电及耗电的要求更高，亦面临设计成本增加的压力。陈家湘认为，解决此成本问题的关键取决于整个半导体产业如何携手合作，提出最佳的解决方案来强化效能、功率与面积。全球半导体业者应该掌握产业发展的趋势及利用整个产业现有的设计生态环境(ecosystem)创造自己的优势。

　　未来：超越还是拯救摩尔定律?

　　摩尔定律一直是指挥半导体发展的金科玉律，半导体的发展始终徘徊在这条定律左右。不过，摩尔定律始终是个有着物理极限的构想，而随着技术不断前行，这个极限已经在人们触手可及的不远处。

　　Jean-Marc Chery认为，半导体制造未来的技术发展沿两大主线展开。

　　第一条主线是“超越摩尔”(More than Moore)，以技术多元化为研发重点，在一个系统封装内整合不同类型的技术，包括3D技术。这条主线还包括克服技术挑战，例如，在系统封装内的裸片之间的连接、测试和热管理。此外，未来的制程研发计划还包括我们称之为“增值衍生技术”，例如，模拟器件、影像芯片、嵌入式非易失性存储器、智能功率、量子技术和MEMS技术。

　　第二条主线是“跟随摩尔定律”，我们称之为“更摩尔”(More Moore)。在晶片上集成更小的晶体管，降低临界尺寸。在实现 28nm后，随后就是20 nm和14 nm。

　　显然，我们将继续面临新的技术挑战，例如，光刻技术从193nm浸没式发展到EUV(深紫外)，或者芯片架构从体CMOS演化到薄芯片。

　　张宇清则认为，由于成本和深亚微米时的物理极限所造成的信号串扰、热电子效应，业界对于摩尔定律是否终结存在很多说法。赛灵思的SSI(堆叠硅片互联)技术让我们可以延续摩尔定律，甚至可以说超越了摩尔定律。Virtex 7-2000T的密度是40nm FPGA产品的2.8倍，远超过了摩尔定律所描述的2倍。

　　作为摩尔定律坚定的支持者和半导体制造工艺的领导者，Intel一直在坚持用技术研发为摩尔定律延寿。以Intel的22nm工艺为例，按路线图肯定是在2011年推出，但今年春天突然Intel宣布将在22nm工艺中采用全新的FINFET 3D制造工艺，而这一突如其来的消息让整个制造业悲喜交加，一方面，终于半导体制造要正式迈入3D时代，欧洲半导体技术研究组织IMEC经过试验表明，FINFET比起之前类3D的TSV技术以及现有的平面结构技术，在漏电控制和制程变差方面性能更加优异，而且其晶体管密度也相对更高，能够将摩尔定律的寿命延长至少1-2代制程。

　　陈家湘谈到对3D制造技术时介绍：“我们认为全新的半导体制造技术是继续将摩尔定律往前推进的主要动力。全新的半导体制造技术将朝更先进、更细微的技术前进，而创新的三维(3D)结构芯片技术即是一个例子。TSMC在此领域已投入相当多的人力与物力，且因应系统级封装技术，开发更具成本效益以及更具尺寸、效能优势的3D芯片，计划采用更先进的14nm制程提供FinFET架构芯片。另外，TSMC也积极钻研先进封装技术中介层(Interposer)的发展”。

　　结语

　　尽管Intel已经宣称采用FINFET技术制造22nm芯片，但是实际效果如何还是个未知数，而3D工艺能否挽救即将接近物理极限的摩尔定律尤未可知。3D工艺下的全新半导体制造是否还是属于摩尔定律的范畴已经不再重要，因为令人惋惜的是，无论是即将到来的22nm还是14nm，都距离理论上的摩尔定律物理极限相去甚远。让摩尔定律失灵的最大可能原因不是技术上的物理极限无法超越，而是经济层面的摩尔定律已经失衡，直接说就是，Xnm的半导体生产工艺实现起来不是太大的问题，而Xnm芯片的设计加制造的总成本，以现有单个芯片的销售情况而言，很难通过直接的市场销售收回投入，这不得不令人唏嘘。

　　也许，半导体设计的跨制程可移植性将成为未来5年内最关键的话题，我们拭目以待吧。