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XL FPGA技术交流

文章:109 被阅读:14.3w 粉丝数:11 关注数:0 点赞数:0

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Efinity入门使用-v2

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Efinity入门使用-v4

一、 软件预设置二、新建工程三、添加源文件四、添加管脚约束五、添加GPIO六、PLL设置七、IPM添加IP八、
的头像 XL FPGA技术交流 发表于 11-06 15:56 158次阅读

Efinity入门使用-v3

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RISC V的I2C操作

接口处理top接口output      system_i2c_0_io_sda_writeEnable,ou
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RISCV 操作常见问题集 - v5

(1)如果工程直接复制另一个工程,路径一定要修改,建议重新eclipse工程。(2)clean Project
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Efinity RISC-V IDE入门使用-4

一、Efinity工程io_memoryClk是与存储器接口共用的时钟,需要连接正确。UART由于钛金系列是有
的头像 XL FPGA技术交流 发表于 11-01 11:06 194次阅读

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sapphire Soc提供了两个GPIO组每组有4个GPIO,定义为GPIO[3:0],其中只有GPIO[1
的头像 XL FPGA技术交流 发表于 11-01 11:06 100次阅读

RISCV 操作常见问题集 - v4

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的头像 XL FPGA技术交流 发表于 11-01 11:06 213次阅读

Efinity软件安装-v5

感谢朋友提供的视频。1、软件下载易灵思管网地址为https://www.elitestek.com最近一段时间
的头像 XL FPGA技术交流 发表于 11-01 11:06 137次阅读

常用时序约束使用说明-v1

为了节省每层导入网表的时间,在设置中我们通常不会勾选Aoto Load place and route Dat
的头像 XL FPGA技术交流 发表于 11-01 11:06 136次阅读

自定义RISC V的bootloader-v2

在生成SoC时,会生成一个预定义bootloader .bin文件,用于指定soc的工程运行的地址,....
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易灵思钛金系列加密方案-V1

硬件设计要求  在之前的版本中,加密是通过VCC_AUX来供电的。在新的版本中已经通过单独的VQPS....
的头像 XL FPGA技术交流 发表于 10-30 08:04 653次阅读
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易灵思Efinity入门使用-v8

Step1:点击设置 Step2:在Top level project path中输入路径 ....
的头像 XL FPGA技术交流 发表于 10-23 10:37 702次阅读
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FPGA软件Efinity入门使用-v7

  一、 软件预设置 二、新建工程 三、添加源文件 四、添加管脚约束 五、添加GPIO 六、 PLL....
的头像 XL FPGA技术交流 发表于 10-21 18:55 654次阅读
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Efinity FIFO IP仿真问题 -v1

Efinity目前不支持联合仿真,只能通过调用源文件仿真。 我们生成一个fifo IP命名为fifo....
的头像 XL FPGA技术交流 发表于 10-21 11:41 855次阅读
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易灵思下载器驱动安装-v2

该下载器把SPI与JTAG管脚进行了分开处理。鉴于JTAG使用较多,SPI使用较少,所以把JTAG放....
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逻辑布线锁定 用FPGA实现TDC时的逻辑锁定和布线锁定

在激光雷达中,使用FPGA实现TDC时需要手动约束进位链的位置。这里简单记录下。 Efinit....
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RISCV 操作常见问题集 - v5

(1)如果工程直接复制另一个工程,路径一定要修改,建议重新eclipse工程。 (2)clean P....
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I2C笔记分享

SCL:上升沿将数据输入到每个EEPROM器件中;下降沿驱动EEPROM器件输出数据。(边沿触发) ....
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programmer下载常见问题总结-v2

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Efinity编译生成文件使用指导-v1

接上篇: (6)查看Unassigned Core Pins。 在placement下面的palce....
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Efinity编译生成文件使用指导

(1)查看综合后的原语 在outflow .map是网表对FPGA资源的映射。比如gbuf,dspt....
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LVDS的GCLK接收方案-v1

在易灵思的器件上接收LVDS一般采用PLL接收,通过PLL产生两个时钟,一个是fast_clk,一个....
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programmer下载常见问题总结-v4

连接下载器之后什么也读不出来?一般为驱动没有安装,在device manger里面查看是否有libu....
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programmer下载常见问题总结-v3

(0)连接下载器之后什么也读不出来 说明 :一般为驱动没有安装,在device manger里面查看....
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FL60D2GF225及demo板介绍

FL60F225D2G器件简介 FL60F225D2G 采用 System in Package(S....
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易灵思Trion FPGA PS配置模式--update(6)

准备工作 PS模式首先要把Bitstream Generation中的 (1)JTAG模式选择为Pa....
的头像 XL FPGA技术交流 发表于 07-23 08:48 535次阅读
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易灵思SOC onchip RAM初始化

最新有客户在询问soc的片上RAM启动方案。于是有了本篇文章。如果soc不        使用外部存....
的头像 XL FPGA技术交流 发表于 07-21 16:54 546次阅读
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InterfaceDesinger 使用案例-v3

  1、 DDIO用法 2、 时钟输出 3、 Efinity处理三态端口问题 4、 PLL的添加  ....
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