（1）查看综合后的原语 在outflow .map是网表对FPGA资源的映射。比如gbuf,dspt....
在易灵思的器件上接收LVDS一般采用PLL接收，通过PLL产生两个时钟，一个是fast_clk，一个....
在易灵思的器件上接收LVDS一般采用PLL接收，通过PLL产生两个时钟，一个是fast_clk，一个....
连接下载器之后什么也读不出来？一般为驱动没有安装，在device manger里面查看是否有libu....
（0）连接下载器之后什么也读不出来 说明 ：一般为驱动没有安装，在device manger里面查看....
FL60F225D2G器件简介 FL60F225D2G 采用 System in Package（S....
准备工作 PS模式首先要把Bitstream Generation中的 （1）JTAG模式选择为Pa....
最新有客户在询问soc的片上RAM启动方案。于是有了本篇文章。如果soc不 使用外部存....
1、 DDIO用法 2、 时钟输出 3、 Efinity处理三态端口问题 4、 PLL的添加 ....
Efinity在Debug时会出现UUID mismatch错误。很多刚开始使用的人经常遇到。下面我....
自从新版本的Efinity RISC-V IDE发布之后，这直没有时间操作一下，它为RISC-V '....
在二进制和十进制的处理中，有时候一些小技巧是很有用的。
1、把十进制数转换成二进制数
（....
（1）fwrite是需要触发条件的，需要手动添加换行。
（2）如果写放文件的格式为%d，则认为....
硬件平台 软件平台： 使用注意事项 MIPI Dsi的使用相比于CSI多了一些寄存器控制，生成的ex....
应客户要求做一个mult image的测试。 硬件平台： 软件版本 Golden image工程的设....
在T20中有16个全局时钟网络GCLK。在芯片的左右两侧各8个。全局时钟管脚或者PLL的输出时钟通过....
这里以钛金的LVDS为例。 LVDS RX 时钟选择 LVDS时钟的接收要连接名字为GPIOx_P_....
1.软件安装教程 step1: 安装Python,注意勾选“Add Python 3.7 to PA....
(1)UUID mismatch Efinity在Debug时会出现UUID mismatch错误。....
有客户认为Ti60F100内部flash容量比较小，只有16Mb，需要外挂flash.这里我们提供了....
中断操作三个步骤：
1、中断初始化
2、trap处理
3、用户中断处理
在使用Trion乘法器可能会遇到以下问题： （1）[EFX-0652 ERROR] 'EFX_M....
DDIO用法 对于输入输出IO很多时候会用到DDIO的用法。对于DDIO，就是时钟的双沿采集或者....
时钟输出 易灵思所有的GPIO都可以用作时钟输出。这里我们提供两种时钟输出方式。 方法一：把时钟设置....
在激光雷达中，使用FPGA实现TDC时需要手动约束进位链的位置。这里简单记录下。 在outflow下....
添加约束的目的是为了告诉FPGA你的设计指标及运行情况。在上面的生成约束之后，在Result àxx....
如果要分配的IO比较多，也可以通过TCL来添加 IO分配。在interface界面通过Export ....
今天有同事反馈出这样一个在使用RISCV 调试时的问题： Error: no device foun....
易灵思RAM在使用时可以会遇到一些问题，这里把常用的问题总结下。 1、ram初始化文件路径是工程路径....
（1）打开Programmer异常 原因：（1）更换USB接口 。 （2）USB有限制，需要联系客户....
工商网监
湘ICP备2023018690号-1
programmer下载常见问题总结-v4
