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PLD设计速成（6）-编译和布线(2)
2012年05月18日 17:08 来源：本站整理 作者：秩名 我要评论(0)
Node namepinPin type
SW244input
SW145input
L110output
L29output
在加完L2后点OK(编译后可以看到IO在芯片上的分布：MAX plusII-> Froorplan Editor,具体见在编译后面的讲解)
编译文件
File->Project->save&Compile
此时可能弹出下图WARNING窗口，提示“project has user pin or logic cell assignments, but never been compiled before. For best fitting results, let the compiler choose the first set of assignments instead”，这是因为在管脚指定之前没有compile，你只要再点save & compile就可以了
MAX PLUS II 编译器将检查项目是否有错，并对项目进行逻辑综合，然后对设计进行布局布线，放到一个Altera 器件中，同时将产生报告文件、编程文件和用于时间仿真用的输出文件
逻辑综合：就是把HDL语言或原理图翻译成最基本的与或非门的连接关系
布局布线：把这种与或非门的连接关系用芯片的内部的可编程结构和连线来实现
如果设计正确，将下图所示，点确认
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