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关于LRU(Least Recently Used)的逻辑实现

凑巧看到一个有关LRU(Least Recently Used)的逻辑实现，其采用矩阵方式进行实现，....

Spinal FPGA 发表于 11-12 11:47 •393次阅读

VSCode中Markdown借助plantuml绘制流程图

VSCode中Markdown里通过plantuml绘制流程图，简直不要太方便。

Spinal FPGA 发表于 10-28 11:19 •1160次阅读

FPGA中有状态表项的存储与管理

一篇2014年的论文:《CACHE FOR FLOW CONTENT: SOLUTION TODEP....

Spinal FPGA 发表于 10-27 16:06 •322次阅读

浅析SpinalHDL中Pipeline中的复位定制

之前有系列文章介绍了SpinalHDL中Pipeline的使用，最近在一个功能模块中真实的使用了这个....

Spinal FPGA 发表于 03-17 17:31 •1108次阅读

如何根据自己设计中的寄存器配置总线定义来生成一套寄存器配置模版

无论是FPGA还是ASIC，系统设计中总会存在配置寄存器总线的使用，我们会将各种功能、调试寄存器挂载....

Spinal FPGA 发表于 03-04 13:56 •1234次阅读

Linux操作系统中如何按下PCIe的复位键

在Linux操作系统中，看如何按下PCIe的复位键

Spinal FPGA 发表于 01-20 09:31 •1735次阅读

状态机该怎么监控

状态机卡住的场景——通过状态跳转条件的DFX信号去判断卡住的原因

Spinal FPGA 发表于 01-15 10:03 •451次阅读

在SpinalHDL里在顶层一键优化Stream/Flow代码生成

在SpinalHDL里在顶层一键优化代码中Stream/Flow代码生成的payload，f....

Spinal FPGA 发表于 12-14 09:05 •737次阅读

借助GPT4理解仿真中竞争处理的方法

上周微信群里的一个小伙伴提到的一个关于仿真中不达预期的一个问题，其中牵涉到关于仿真中信号竞争等问题。....

Spinal FPGA 发表于 11-25 14:23 •622次阅读

SpinalHDL 1.9.4版本中的PackedBundle、PackedWordBundle的使用

聊一聊SpinalHDL 1.9.4版本中的PackedBundle、PackedWordB....

Spinal FPGA 发表于 11-11 15:35 •1202次阅读

SpinalHDL 1.9.4版本中的PackedBundle、PackedWordBundle的使用

pipeline高端玩法—优先级介绍

无论是SystemVerilog还是SpinalHDL,都有Last valid assignmen....

Spinal FPGA 发表于 11-04 10:13 •678次阅读

扒一扒pipeline中“spawn”的用法

在Stage中，关于spawn，定义了下面的两个API

Spinal FPGA 发表于 10-29 09:57 •608次阅读

Pipeline中throwIt的用法

字如其名，来看下Pipeline中throwIt的用法，是怎么个丢弃方式。

Spinal FPGA 发表于 10-21 16:24 •599次阅读

基于FPGA实现Mem加法器

前段时间和几个人闲谈，看看在FPGA里面实现一个Mem加法器怎么玩儿

Spinal FPGA 发表于 10-17 10:22 •668次阅读

pipeline高端玩法—看下FlushNext的用法

在Stage里，有关flushNext提供的API有

Spinal FPGA 发表于 10-08 10:13 •958次阅读

来看看Pipeline中的flush操作

在Stage中，对于Flush有提供这两个函数。

Spinal FPGA 发表于 09-24 14:17 •888次阅读

一键获取逻辑设计中的所有跨时钟路径

之前在玩FPGA时，对于一个系统工程，当逻辑电路设计完成之后，一般会先拿给Vivado/Quartu....

Spinal FPGA 发表于 09-15 14:06 •830次阅读

怎样使用SpinalHDL Pipeline组件里的resulting及overloaded？

关于stageableToData，在之前的文章中已有介绍，今天来看下stageableOverlo....

Spinal FPGA 发表于 09-11 09:47 •1068次阅读

怎样使用SpinalHDL Pipeline组件里的resulting及overloaded？

看下Stage中关于terminal的作用

看完了前面的系列，对于Stageable、StageableKey是如何起作用的应该有一定的了解。今....

Spinal FPGA 发表于 09-02 14:15 •993次阅读

连线对不对，仿真靠边站，让代码自己做

这里test2里面定义了10个StreamFifo，所有fifo的pop.valid通过或的形式连接....

Spinal FPGA 发表于 08-26 15:55 •657次阅读

pipeline高端玩法之Stage里的隐式转换

Scala里面的隐式转换的好处是灵活，坏处就是太灵活。

Spinal FPGA 发表于 08-19 10:45 •701次阅读

一览pipeline中所出现的五个基本要素

stageable、StageableKey是最整个pipeline中的基本数据类型元素

Spinal FPGA 发表于 08-12 11:24 •1034次阅读

SpinalHDL里pipeline的设计思路

如果你曾看过VexRSICV的设计，对于从事逻辑设计的你会惊讶从未想过逻辑设计还能这么来做。

Spinal FPGA 发表于 08-12 11:22 •1341次阅读

一个简单的pipeline是如何构建起来的？

书接上文，一个最简单的流水线例子，这里对data_in打两拍做输出

Spinal FPGA 发表于 08-12 11:18 •1884次阅读

SpinalHDL Simulation性能提升测试

昨晚看SpinalHDL的Issues，其中有一个关于性能提升的case 吸引到了我，尝试实验到深夜....

Spinal FPGA 发表于 08-06 17:10 •866次阅读

Verilog代码封装后门访问

关于仿真里的后门访问，之前的文章《三分钟教会你SpinalHDL仿真中的后门读写》中有做过介绍，其针....

Spinal FPGA 发表于 07-15 10:22 •914次阅读

机器越多越新越好？实测Calibre任务性能曲线

版图文件很大，需要处理的数据量非常大，但本身的逻辑判断并不复杂，所以通常不刚需高主频机型，但要求多核....

Spinal FPGA 发表于 07-13 15:43 •792次阅读

扒一扒PCIe中的Flow Control

在处理TLP报文时，根据Fmt字段以及Type字段可以将TLP报文分为二十多种，当TLP报文送至数据....

Spinal FPGA 发表于 07-03 09:20 •2428次阅读

PCIe链路层里的ACK/NAK介绍

✎ 编者按读cocotbext-pcie源码，有部分牵涉到数据链路层。虽然自工作....

Spinal FPGA 发表于 06-25 10:31 •2998次阅读

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