开发板KC705设计中涉及到两个时钟域问题
Q1 背景： 软件 vivado2018.2 开发板 KC705 设计中涉及到两个时钟域（外部提供的....
芯片RTL设计中如何做到低功耗设计
做芯片第一应该关注的是芯片的PPA（Performance， Power， Area），本篇浅显的部....
Verilog中四个基础的时序分析
下列 时序检查语句 错误的是（） A. $setup（posedge clk， data， tSU）....
数字电路设计中跨时钟域处理的亚稳态
数字电路设计中遇到跨时钟域（Clock Domain Crossing, CDC）的电路时一般都需要....
示波器直连电脑波形读取教程
最近在使用示波器测一些波形数据，需要保存记录，以前通常是使用U盘的方式来存波形数据，然后拿到电脑端去....
SERDES的优势 SERDES演变的看法
SERDES的优势 引脚数量和通道优势 SERDES最明显的优势是具备更少的引脚数量和线缆/通道数量....
基于ModelSim使用modelsim手动时序仿真教程
时序仿真与功能仿真的步骤大体相同，只不过中间需要添加仿真库、网表（.vo）文件和延时（.sdo）文件....
为什么串行接口(以SERDES为代表)变得如此流行
尽管SERDES（SERializer/DESerializer）拥有十分复杂的设计和验证过程，但已....
基于ModelSim使用四ModelSim手动仿真教程
4.1 新建仿真工程 在开始动手仿真之前，首先，我们需要创建一个文件夹用来放置我们的 ModelSi....
解析CPU究竟是怎么执行一条指令的？
【Linux 从头学】是什么这两年多以来，我的本职工作重心一直是在 x86 Linux 系统这一块，....
Verilog HDL中定义的26个有关门级的关键字中常用的有哪些？
1、结构描述形式 从电路结构的角度来描述电路模块，称为结构描述形式。 Verilog HDL中定义了....
Verilog HDL提供了哪两种类型的显式时序控制
Verilog HDL提供了两种类型的显式时序控制：一种是延迟控制，即定义执行语句的延迟时间；另一种....
设计仿真时PUR和GSR的加入
仿真是我们在验证逻辑功能的常用手段。通过仿真，我们可以提早发现一些隐含的逻辑Bug。仿真一般分为功能....
仿真的时候最主要的细节是啥？
仿真是我们在验证逻辑功能的常用手段。通过仿真，我们可以提早发现一些隐含的逻辑Bug。仿真一般分为功能....
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