探讨always和always_ff的编码风格
数字门级电路可分为两大类：组合逻辑和时序逻辑。锁存器是组合逻辑和时序逻辑的一个交叉点，在后面会作为单....
可不可以同时在Windows和Linux上做FPGA开发呢？
Linux上运行Vivado这类EDA工具要比Window上快很多，大概就是优化的问题，所以选择Li....
在AMD FPGA上简单实现Xilinx DDS IP
直接数字合成器 (DDS) 是软件定义无线电和数字通信系统中的关键工具，因为它们提供了一种在数字域中....
组合逻辑决策优先级介绍
组合逻辑描述了门级电路，其中逻辑块的输出直接反映到该块的输入值的组合，例如，双输入AND门的输出是两....
使用函数表示组合逻辑的方法
数字门级电路可分为两大类：组合逻辑和时序逻辑。锁存器是组合逻辑和时序逻辑的一个交叉点，在后面会作为单....
这几个神级开源网站，都是FPGA/IC项目
其他平台我看的比较少，在AMD-Xilinx分类下，有几个大佬一直致力于开源项目的分享，包括神经网络....
如何避免组合逻辑程序中的意外锁存
组合逻辑描述了门级电路，其中逻辑块的输出直接反映到该块的输入值的组合，例如，双输入AND门的输出是两....
在线学习SystemVerilog：移位寄存器
设计一个100bit的可左移或右移的移位寄存器，附带同步置位和左移或右移的使能信号。本题中，移位寄存....
数字硬件建模SystemVerilog-组合逻辑建模（1）连续赋值语句
SystemVerilog有三种在可综合RTL级别表示组合逻辑的方法：连续赋值语句、always程序....
在ultrascale+上利用VCU和DPU实现的智能零售系统
整个系统是以DPU为核心，在 DPU 上部署对象检测模型实现实时智能检测，该系统视频输入可以来自 V....
构建一个4位二进制计数器
构建一个4位二进制计数器，计数范围从0到15（包括0和15），计数周期为16。同步复位输入时，将计数....
什么是TinyML？它可以（也不能）用于什么？
FPGA一直以低功耗、可重构的特点在各个领域内应用，同时也可以大大增加物联网应用环境，所以在FPGA....
Vitis HLS图像处理平台搭建
在 2019.2 以上的版本中AMD-Xilinx去除了对 OpenCV 的库函数的直接支持，需要我....
写出一个包含触发器和多路选择器的子模块
我们用3个包含触发器和多路选择器的子模块来实现图中电路。题目要求我们写出包含一个触发器和一个多路选择....
双MIPI摄像头图像系统设计
为了让系统快速启动和运行，我们将从赛灵思的一个示例项目开始设计。要打开参考项目，我们需要首先创建一个....
使用AXI4S接口的视频IP细节介绍
AXI4S携带实际的视频数据（无行场消隐），由主机和从机接口驱动，如Figure 1-1所示。
如何通过NoC从Versal应用处理单元(APU)访问AXI BRAM
Versal 架构将“Scalar Engine”（标量引擎）、“Adaptable Engine”....
如何通过NoC 从 Versal应用处理单元访问AXI BRAM
Versal 架构将“Scalar Engine”（标量引擎）、“Adaptable Engine”....
Problem 80-89（触发器和锁存器（1））
D 触发器是一个电路，存储 1bit 数据，并定期地根据触发器的输入(d)更新这 1 bit 数据，....
RTL建模中的函数和任务讨论
函数和任务可以在使用它们的模块或接口中定义。定义可以出现在调用函数或任务的语句之前或之后完成，函数和....
continue和break跳转语句介绍
跳转语句允许程序代码跳过一个或多个编程语句，SystemVerilog的jump语句是continu....
构建自定义AXI4-Stream FIR滤波器
为了方便用户进行相关设计，Vivado 提供了一个内置的 IP 封装编辑器工具，它可以为 AXI I....
如何简化从 XPE 向 PDM 的迁移
电源设计管理器 (PDM) 是全新的下一代功耗评估平台，设计目的是为 Versal 和 Kria S....
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