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      OpenFPGA

      文章：338 被阅读：96w 粉丝数：66 关注数：0 点赞数：16

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      探究晶体管发展历程

      晶体管之路 可以夸张地说，没有他们的发明就没有现在计算机的科学，所以我们非常有必要去了解这些东西（晶....
      的头像 OpenFPGA 发表于 10-11 11:30 •3921次阅读

      支持jesd204b协议高速DAC芯片AD9144配置

      背景 AD9144是一款支持jesd204b协议高速DAC芯片。AD9144-FMC-EBZ是基于A....
      的头像 OpenFPGA 发表于 10-08 17:40 •3076次阅读

      最长命Z80 CPU的前世今生

      穿越时空的爱恋-Z80 CPU的前世今生 它是1976年推出时，与6502 CPU 一起，引发了一系....
      的头像 OpenFPGA 发表于 10-08 15:45 •15544次阅读

      204B实战应用-LMK04821代码详解（二）

      大侠好，阿Q来也，今天是第二次和各位见面，请各位大侠多多关照。今天给各位大侠带来一篇项目开发经验分享....
      的头像 OpenFPGA 发表于 10-08 10:18 •2968次阅读
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      Intel FPGA系列产品介绍

      概述 自从Altera被Intel收购后，似乎放弃了整个中国市场，Altera市场占有率被其他FPG....
      的头像 OpenFPGA 发表于 09-30 14:55 •4273次阅读
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      高速串行通信常用的编码方式-8b/10b编码/解码解析

        论序 8b/10b编码/解码是高速串行通信，如PCle SATA(串行ATA)，以及Fiber ....
      的头像 OpenFPGA 发表于 09-26 09:56 •8654次阅读
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      深入探究Xilinx Multiboot实例

      原理 关于Multiboot的原理参考《 Xilinx 7系列FPGA Multiboot介绍-远程....
      的头像 OpenFPGA 发表于 09-26 09:37 •3694次阅读
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      教你们如何使用Verilog HDL在FPGA上进行图像处理

      该FPGA项目旨在详细展示如何使用Verilog处理图像，从Verilog中读取输入位图图像（.bm....
      的头像 OpenFPGA 发表于 09-23 16:17 •4297次阅读

      Vivado之VIO原理及应用

      虚拟输入输出（Virtual Input Output,VIO)核是一个可定制的IP核，它可用于实时....
      的头像 OpenFPGA 发表于 09-23 16:11 •8988次阅读
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      FPGA中如何使用Verilog处理图像

      该FPGA项目旨在详细展示如何使用Verilog处理图像，从Verilog中读取输入位图图像（.bm....
      的头像 OpenFPGA 发表于 09-23 15:50 •5952次阅读

      Verilog HDL-同步技术你了解多少

      同步技术 在芯片设计中，数据同步和在不同时钟域之间进行数据传输会经常出现。为避免任何差错、系统故障和....
      的头像 OpenFPGA 发表于 09-18 10:58 •2134次阅读
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      深度解读Abstract Shell流程

      为便于说明，这里我们给出一个应用案例。DFX设计中有两个RP：count和shift。每个RP下分别....
      的头像 OpenFPGA 发表于 09-01 09:36 •2006次阅读
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      DFX极大地提高了Xilinx FPGA芯片的灵活性

      DFX（DynamicFunction eXchange，动态功能切换，就是之前的部分可重配置）技术....
      的头像 OpenFPGA 发表于 08-11 09:12 •4280次阅读

      一文解析Vivado的三种封装IP的方式

      Vivado提供了三种封装IP的方式：（1）将当前工程封装为IP；（2）将当前工程中的BD（IPI ....
      的头像 OpenFPGA 发表于 08-10 18:09 •6708次阅读
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      简述HLS中的数组初始化遇到的那些个问题

      在HLS中使用数组时，尤其是对数组初始化时，尽可能加上关键字static，这样C++中数组的行为才能....
      的头像 OpenFPGA 发表于 07-21 09:36 •3794次阅读
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      FPGA动态可重构技术是什么，局部动态可重构的时序问题解决方案

      所谓FPGA动态可重构技术，就是要对基于SRAM编程技术的FPGA实现全部或部分逻辑资源的动态功能变....
      的头像 OpenFPGA 发表于 07-05 15:41 •3052次阅读
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      FPGA应用中部分重配置的操作过程

      Partial Reconfiguration（部分重配置）在现在的FPGA应用中越来越常见，我们这....
      的头像 OpenFPGA 发表于 07-05 15:28 •3600次阅读
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      FPGA的重构是什么，具有哪些要点

      术语“重构”是指FPGA已经配置后的重新编程。FPGA的重构有两种类型：完全的和部分的。完全重构将整....
      的头像 OpenFPGA 发表于 07-02 17:39 •2633次阅读

      FPGA的配置模式的分类及应用分析

      所有现代FPGA的配置分为两类：基于SRAM的和基于非易失性的。其中，前者使用外部存储器来配置FPG....
      的头像 OpenFPGA 发表于 07-02 16:01 •3344次阅读
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      果里果气的Windows11兼容安卓App终于来了

      Windows11悄悄地来了！ 没热搜，没热议。六年磨一升级，还真有点小悲凉。 新系统嘛。。。。。。....
      的头像 OpenFPGA 发表于 06-27 10:26 •4570次阅读

      讲一讲Xilinx家的MIPI方案

      这里以普通7系列作为讨论的对象， X家高端的KU+/MPSOC+有已经可以直接支持MIPI接口的IO....
      的头像 OpenFPGA 发表于 06-23 12:59 •4119次阅读
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      怎么搭建WSL+Vivado？又如何去使用？

      ‍‍‍‍‍‍‍根据自己系统选择相应版本，本人下载的图示箭头版本，解压、给权限，记住文件夹路径，将交叉....
      的头像 OpenFPGA 发表于 06-21 17:46 •4670次阅读

      如何去搭建一个低成本的OpenWIFI？

      这篇文章就和大家分享一下利用ZYNQ（需ZYNQ010以上芯片）+AD936X搭建一个低成本的Ope....
      的头像 OpenFPGA 发表于 06-21 17:35 •8566次阅读
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      什么是Setup和Holdup时间？如何解决亚稳态？

      Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。
      的头像 OpenFPGA 发表于 06-21 15:13 •12942次阅读
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      浅谈Verilog-95、Verilog-2001与System Verilog之间的区别

      发展历史 1984年，Verilog开始作为一种专用的硬件建模语言使用，取得了相当大的成功。1990....
      的头像 OpenFPGA 发表于 06-21 14:46 •10396次阅读

      浅析Vivado在非工程模式下的FPGA设计流程

      参考：UG892 UG835 Vivado集成开发工具为设计者提供了非工程模式下的FPGA设计流程。....
      的头像 OpenFPGA 发表于 06-19 10:52 •2553次阅读
      浅析Vivado在非工程模式下的FPGA设计流程

      剖析具有挑战性的设计时钟方案

      时钟设计方案在复杂的FPGA设计中，设计时钟方案是一项具有挑战性的任务。设计者需要很好地掌握目标器件....
      的头像 OpenFPGA 发表于 06-17 16:34 •1755次阅读
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      不会吧，不会有人2021还在使用虚拟机吧！

      Win10安装Ubuntu子系统及图形化界面详细教程（WSL） 在准备进行安装之前，推荐C盘上至少有....
      的头像 OpenFPGA 发表于 05-28 11:03 •1840次阅读
      不会吧，不会有人2021还在使用虚拟机吧！

      基于C6678+Zynq-7045目标追踪视觉方案推荐

      随着现代科技的高速发展，机器视觉技术在无人机、安防监控、工业检测、ADAS高级驾驶辅助系统、医疗诊断....
      的头像 OpenFPGA 发表于 05-25 16:08 •2678次阅读
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      Vivado中电路结构的网表描述

      我们都知道FPGA的实现过程分为2步：分析综合与布局布线后就可以产生目标文件，这两个步骤中间有个非常....
      的头像 OpenFPGA 发表于 05-14 10:46 •4365次阅读
      Vivado中电路结构的网表描述
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