Interface端口的概念介绍
SystemVerilog Interface是modport的一种，但比简单的输入、输出或输入输出....
FPGA循环并行化应用于先前任务并行化的推理内核
此外，当前内核的外部内存访问效率低下，因此内存访问也是瓶颈。在这种状态下，即使进行循环并行化，内存访....
从FPGA说起的深度学习：任务并行性
这是新的系列教程，在本教程中，我们将介绍使用 FPGA 实现深度学习的技术，深度学习是近年来人工智能....
用Vitis HLS实现OpenCV仿真的方法
算法原理很简单，我们先介绍均值滤波，因为线性滤波的基础是均值滤波，中值滤波是在这个基础上发展过来的。
基于FPGA的开源摄影机--Axiom Camera
AXIOM camera是由德国公司apertus°推出的一个模块化、开源的摄像机系统。它由一个核心....
FPGA有哪些优质的带源码的IP开源网站?
Opencores是一个开源的数字电路设计社区，它提供了免费的开源IP（知识产权）核心，让工程师和爱....
FPGA PCIe加速卡开源硬件及例程介绍
基于Xilinx Artix-7系列FPGA芯片设计的M.2 M-Key FPGA加速卡，引出Art....
国产FPGA搭建图像处理平台
整体和lattice diamond界面类似，这里有个不舒服的地方就是文件没有层级关系，需要综合之后....
在FPGA设计中怎么应用ChatGPT？
科技即生产力，最近，OpenAI 发布了 ChatGPT，在各大论坛和许多网站上受到了广泛关注，Ch....
结合卷积层来创建一个完整的推理函数
首先输入一张1x28x28的图片，然后两次通过Conv2d -> ReLU -> MaxPool2d....
编写一个创建模块dut实例的测试平台
编写一个创建模块dut实例（具有任何实例名称）的测试平台，并创建一个时钟信号来驱动模块的clk输入。....
8位宽的2对1多路复用器不起作用修复错误怎么解决呢？
注意图中的Ref是参考波形，Yours是你的代码生成的波形，网站会对比这两个波形，一旦这两者不匹配，....
在icestick板子上实现从FPGA到USB Host的数据传输
icestick 板载 USB 接口芯片 FT2232H 的端口 A 和端口 B 均与 FPGA i....
SystemVerilog构建大型电路
构建一个从 0 到 999（含）计数的计数器，周期为 1000 个周期。复位输入是同步的，应该将计数....
一种可将手语字母翻译成带显示器书面字母的智能手套
在这个项目中，我们的主要目的是开发一款智能手套，帮助使用手语的人在日常生活中轻松交流。
从FPGA说起的深度学习
这是新的系列教程，在本教程中，我们将介绍使用 FPGA 实现深度学习的技术，深度学习是近年来人工智能....
从EDA工具的计算任务视角解析模拟IC
模拟IC是负责生产、放大和处理各类模拟信号的电路，工程师通过模拟电路把模拟信号放大缩小后，再全部记录....
用C语言实现一个全连接层和激活函数ReLU
全连接层是将输入向量X乘以权重矩阵W，然后加上偏置B的过程。下面转载第二篇的图，能按照这个图计算就可....
合理高效地使用状态机是数字电路中的重要技能
在许多（较旧的）串行通信协议中，每个数据字节都与一个起始位和一个停止位一起发送，以帮助接收器从位流中....
时序逻辑程序中推断组合逻辑？
使用always_ff和在灵敏度列表中指定一个时钟边沿并不意味着过程中的所有逻辑都是时序逻辑。综合编....
在FPGA上实现深度学习
MNIST 数据库（http://yann.lecun.com/exdb/mnist/）是一个包含 ....
使用Vivado Block Design设计解决项目继承性问题
使用Vivado Block Design设计解决了项目继承性问题，但是还有个问题，不知道大家有没有....
时序逻辑的时钟到Q传播和建立/保持时间
数字门级电路可分为两大类：组合逻辑和时序逻辑。锁存器是组合逻辑和时序逻辑的一个交叉点，在后面会作为单....
使用AXI CDMA制作FPGA AI加速器通道
使用 AMD-Xilinx FPGA设计一个全连接DNN核心现在比较容易（Vitis AI），但是利....
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