在线学习SystemVerilog-Problem 7-9
这个题目的核心就是上面的图片，模块和端口已经被定义好了，黑色的框图以及箭头代表模块和端口。我们需要做....
数字硬件建模SystemVerilog-按位运算符
经过几周的更新，SV核心部分用户自定义类型和包内容已更新完毕，接下来就是RTL表达式和运算符。
现代战争中常见的电子干扰分析
通过定位敌方通信网中的关键节点，利用通信对抗设备对其进行干扰，以此破坏敌方通信网的作战效能。其中无线....
介绍几个和OFDM相关的开源项目
在电信领域，正交频分复用技术( OFDM - orthogonal frequency-divisi....
SystemVerilog-运算符/表达式规则
RTL建模中广泛使用的运算符是条件运算符，也称为三元运算符，该运算符用于在两个表达式之间进行选择——....
几个用FPGA破解的项目-暴力破解MD5
MD5刚出来的时候的确加密性很强，但是经过几年的发展，在1996年左右被发现是可以被破解的，同时在2....
一文详解MIPI相关技术的开发
MIPI(移动行业处理器接口)是Mobile Industry Processor Interfac....
如何Dump IP中的寄存器及寄存器的意义
QDMA的驱动在进行版本升级时，可能会对部分寄存器的数值进行变更，用户如果要进行升级，推荐升级到最新....
UG470文档 page144 描述
fpga 上电时，默认是从 flash 的 0x00 地址开始读数据。如 UG470 文档 page....
如何在Vitis HLS中使用C语言代码创建AXI4-Lite接口
您是否想创建自己带有 AXI4-Lite 接口的 IP 却感觉无从着手？本文将为您讲解有关如何在 V....
如何导出IP以供在 Vivado Design Suite 中使用
在本篇博文中，我们将学习如何导出 IP 以供在 Vivado Design Suite 中使用、如何....
关于数字硬件建模SystemVerilog联合体
联合体是一个可以有多个数据类型表示的单个存储元素，联合体的声明类似结构体，但推断出的硬件非常不同。
FPGA的综合和约束的关系
SystemVerilog是硬件设计和验证语言的IEEE行业标准。标准编号为IEEE 1800。Sy....
XilinxCEDStore项目介绍
之前很多人问我有没有好的代码可以参考，我之前一直推荐的是官方的IP参考例程/IP源码，但是不知道大家....
基于开源CNN的图像压缩算法项目介绍及实现
图像压缩从直观上看就是压缩图像，这里的压缩其实包括多个维度：一是直观上的大小；二是信息压缩，这里的信....
数字硬件建模SystemVerilog-枚举数据类型
上一节介绍了已经被淘汰的$unit声明空间，今天我们来看看一种重要的数据类型-枚举数据类型。
数字硬件建模SystemVerilog的结构体表达式
结构体用于将多个变量组合在一个通用名称下。设计通常具有逻辑信号组，例如总线协议的控制信号，或状态控制....
利用axi_master接口指令端的几个静态参数的优化技巧
本文给大家提供利用axi_master接口指令端的几个静态参数的优化技巧，从扩展总线接口数量，扩展总....
数字硬件建模SystemVerilog-结构体
默认情况下，结构体会被非压缩的。这意味着结构体的成员被视为独立变量或常量，并以一个共同的名称分组在一....
关于比特币WK与HASH
WK实际上就是通过一系列算法，计算出符合要求的哈希值（HASH），从而争取到记账权。这个过程实际上就....
ARM也是一种精简指令集架构
ARM的芯片产品应用领域非常广泛，Cortex系列的处理器及Mali GPU主要应用于消费电子产品、....
FPGA的虚拟时钟用于什么地方？
如果I/O路径参考时钟源于内部的衍生时钟，那set_input_delay和set_output_d....
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