CMOS电路中的功耗分为两部分：静态功耗和动态功耗；
将MVSIM_NATIVE_DEMO文件夹拷贝出来，如下所示，LP、LP_DVE、LP_LPA文件夹....
全芯片UPF低功耗设计(含DFT设计)
请问，JTAG有5个端口，为什么Trst是可选的复位端口？
YUV是一种基本色彩空间，人眼对亮度比色度更敏感，所以亮度分量Y要比色度分量U、V重要。
答：仿真Error报告如下：很明显./tsdb_rtl/patterns下面有2个patters_s....
SDF文件是在VCS/NC-Verilog后仿真运行时将STD/IO/Macro门级verilog中....
由于图像传感器芯片Pixel阵列存在工艺偏差及缺陷，因此会造成图像上部分像素显示错误，这些有缺陷的P....
当SoC上有超过80%的芯片面积被各种形式的存储器占用之时，存储器的DFT测试已经变得非常重要。
代码如下，大家看到这个代码有什么体会？综合会有什么Warning？
小编独立设计SoC/MCU/ISP芯片也被质疑，嘲笑。但也成功交付很多颗设计了，你只管拼命努力，让别....
MPW ：多项目晶圆，将多个使用相同工艺的集成电路设计放在同一晶圆片上流片，制造完成后，每个设计可以....
低功耗设计后，功耗为0.285mW，功耗降低98.9%！
低功耗架构设计需要前后端拉通规划，前端设计有PMU功耗管理单元，比如A模块电压常开，B模块电压可关断....
景芯SoC训练营有同学问Verdi如何加载task函数里面的波形，这里以高速图像接口MIPI为例，给....
国内大部分公司都是采用40/28nm等工艺，一方面技术非常成熟，一方面成本可控，学员们不用一味追求高....
首先，考虑x和z在verilog条件语句中的使用情况，然后我们再考虑在verilog中用x和z给其他....
画出电路、画出波形，设计意图一目了然，笔者一直推荐这种设计方案风格，画出电路图、波形图绝对是设计辅助....
寄生参数抽取 只会StarRC 不会QRC？本章节讲解下QRC抽取寄生参数。
当PR工具导入scan chain的scandef，用于reorder，但是报错说scan chai....
请问，为了规避毛刺，UART的start bit至少需要拉低多长时间？
然后选中一个power shut down domain的STD作为对象，domain关电后，rep....
bind 检查power domain的library binding情况，也就是检查是否所有的ce....
Cadence功耗分析首先需生成power grid library
很明显，说ADC和DPHY的lef文件找不到，原因是DPHY、ADC模块被简化摘掉了，因此，setu....
首先，终端输入module list看看哪些工具可以用：可以看到目前用的dc/T-2022.03-S....
景芯SoC集成了大型IP，一次仿真时间就是1.5小时起步，DFT、DC、PR就需要超过24小时的ru....
插入下降沿触发的D触发器，当前已打开的时钟路径上的时钟会在其下降沿之后先关闭，然后待打开时钟路径上的....
景芯SoC用always on的power domain电压域的pwrdown_mux信号作为pow....
作为IC设计人员，熟练掌握数字前端语法检查工具Spyglass的重要性不言而喻，本文讲解景芯SoC的....
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